[发明专利]异质栅隧穿晶体管及其形成方法有效
申请号: | 201210112464.2 | 申请日: | 2012-04-16 |
公开(公告)号: | CN102629627A | 公开(公告)日: | 2012-08-08 |
发明(设计)人: | 梁仁荣;刘立滨;王敬;许军 | 申请(专利权)人: | 清华大学 |
主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L29/423;H01L21/336 |
代理公司: | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人: | 张大威 |
地址: | 100084 北京*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 异质栅隧穿 晶体管 及其 形成 方法 | ||
1.一种异质栅隧穿晶体管,其特征在于,包括:
衬底;
形成在所述衬底之中的沟道区,以及形成所述衬底之中及位于所述沟道区两侧的源区和漏区,其中,所述漏区和所述源区的掺杂类型相反;
形成在所述沟道区之上的栅堆叠,其中,所述栅堆叠包括:
栅介质层;
沿着从所述源区到所述漏区方向分布的且形成在所述栅介质层之上的第一栅电极和第二栅电极,且第一栅电极和第二栅电极具有不同的功函数;
分别位于所述第一栅电极和第二栅电极两侧的第一真空或空气侧墙和第二真空或空气侧墙;
其中,所述栅介质层的边缘与漏区的边缘具有一定的距离以使所述第二真空或空气侧墙不覆盖所述漏区。
2.根据权利要求1所述的异质栅隧穿晶体管,其特征在于,
当所述异质栅隧穿晶体管为n型异质栅隧穿晶体管时,所述衬底具有n型高电阻率、p型高电阻率或者为本征半导体材料,所述漏区为n型重掺杂,所述源区为p型重掺杂。
3.根据权利要求1所述的异质栅隧穿晶体管,其特征在于,当所述异质栅隧穿晶体管为p型异质栅隧穿晶体管时,所述衬底具有n型高电阻率、p型高电阻率或者为本征半导体材料,所述漏区为p型重掺杂,所述源区为n型重掺杂。
4.一种异质栅隧穿晶体管的形成方法,其特征在于,包括以下步骤:
形成衬底,并在所述衬底之上形成伪栅介质层以及伪栅电极层;
对所述伪栅介质层和伪栅电极层进行图形化以形成伪栅堆叠;
在所述伪栅堆叠两侧分别形成第一栅侧墙和第二栅侧墙;
将伪栅堆叠一侧的第二栅侧墙去除,并利用倾角注入,分别形成漏区和源区;
去除所述伪栅堆叠以形成栅窗口,并在所述栅窗口中分别形成第一栅电极和第二栅电极,其中,所述第一栅电极和第二栅电极沿着从所述源区到所述漏区方向分布,且所述第一栅电极和第二栅电极具有不同的功函数;
去除所述第一栅侧墙;以及
沉积平坦化的中间介质层以形成真空或空气侧墙。
5.如权利要求4所述的异质栅隧穿晶体管的形成方法,其特征在于,所述第一栅侧墙为Si3N4,所述第二栅侧墙为SiO2。
6.如权利要求1-5任一项所述的异质栅隧穿晶体管的形成方法,其特征在于,还包括:
形成所述源区和漏区之上的欧姆接触层,并沉积中间介质层。
7.如权利要求1-6任一项所述的异质栅隧穿晶体管的形成方法,其特征在于,还包括:
利用高选择比的湿法或干法工艺将所述第一栅侧墙去除。
8.一种集成电路芯片,其特征在于,所述芯片上至少有一个半导体器件为权利要求1所述的异质栅隧穿晶体管。
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