[发明专利]基于时钟偏差规划算法的数字电路工作频率优化方法

说明书

技术领域

本发明涉及集成电路设计领域，具体地，涉及一种数字集成电路工作频率优化方法。

背景技术

集成电路自诞生起，经历了小规模集成(SSI)、中规模集成(MSI)、大规模集成(LSI)的发展阶段，目前已进入了超大规模集成(VLSI)和特大规模集成(ULSI)阶段，集成规模从最初的单个硅片上有几个晶体管发展到目前一个硅片上可集成几千万只甚至上亿只晶体管。近几十年来，集成电路技术一直按摩尔定律发展，即集成度每18个月翻一番。标志集成电路工艺水平的特征线宽也从小规模集成电路的几十微米发展到今天的深亚微米量级。硅片的直径尺寸也逐渐由2英寸、3英寸、4英寸、6英寸、8英寸发展到今天的12英寸。

单一芯片集成的功能越来越多、规模越来越大、结构越来越复杂，同时也对设计方法提出要求。先进的设计方法，除了要兼顾时序、面积、功耗等重要参数，同时也要严格控制设计周期。图1展示了现代ASIC设计的简易流程。IC设计依赖于电子设计自动化(Electronic Design Automation，EDA)的发展过程，有用时钟偏差(Useful Skew)虽然没有在自动化流程中得到广泛应用，但其概念在很早以前就提出来了，并在全定制的设计中得到了很好的应用，尤其是CPU的设计中，在基于标准单元的ASIC设计中运用有用时钟偏差则是近几年才得到关注的。为了方便叙述，本文中性能特指芯片的最高工作频率(frequency)。

时钟偏差规划的目标是找到每个时序单元最合理的时钟传播延时，以充分利用有用时钟偏差达到优化性能的目的。手动调整时钟偏差是很方便和直观的，但是随着设计复杂度越来越高，设计规模越来越大，手动调整所起到的作用正在被削弱。在现阶段的设计方法中，靠设计者发现和挖掘有用时钟偏差的潜力都是在时序收敛阶段进行的，而且一般都只是针对个别时序最差的关键路径。

时钟偏差规划在理论上是一种有效的优化方案，然而随着研究和应用的深入，这种方案的弊端也逐步显现。这其中最主要的问题就在于时钟偏差规划过程会消耗大量时间。研究者注意到了这点，从时钟偏差规划的发展过程可以看出，在算法的时间复杂度方面研究者们投入了大量的努力去优化。

从1996年Fishburn首先提出的具有O(n3)时间复杂度的线性规划算法到2008年Wang等人提出的具有准线性时间复杂度的类似参数化最短路径的时钟偏差规划算法，时钟偏差规划算法的时间复杂度已经被大大降低。

然而时钟偏差规划本身消耗的时间是一方面，更重要的时钟偏差规划算法会导致流程的迭代，从而大大延长整体的设计周期。而以往的研究却并没有考虑此方面。包括时钟偏差规划的物理设计流程(含迭代)如图2。

时钟偏差规划算法通过调整时钟到达时间，借用前后级路径的裕量来弥补当前路径的违规。当关键路径构成一个回路(本文称关键回路)时，算法无法收敛。传统时钟偏差规划算法采用两种策略来应对此情况：

a)算法中止，跳回EDA流程。利用逻辑或物理优化将关键回路中的关键路径优化成非关键路径，算法即可继续运行。

b)将关键回路中各路径的裕量平均化，再跳回到EDA流程。

通常规模稍大的电路中，关键回路的数量巨大。以MCU IP ARM1136J-FS为例，在最关键的50ps区间内，关键回路数量可达数千个。因此传统时钟偏差算法在优化性能时，不可避免频繁跳出，造成流程大量迭代。

发明内容

本发明的目的在于，为了解决现有技术中存在的上述问题，通过在时钟偏差规划算法中引入预估路径优化潜力的功能，使算法发现回路后不必跳出，大大提高算法一次运行的优化效果，同时大大减少路程迭代次数。

为实现上述目的，本发明的技术方案如下：

本发明的步骤包括：1)创建路径优化潜力查找函数；2)可预估路径优化潜力的时钟偏差规划算法；3)关键路径重排布。三部分构成整体优化方案，可以作为点工具集成到通用电子设计自动化EDA流程中，如图3所示。

所述步骤1)中，路径优化潜力查找函数的创建针对不同的工艺节点只用进行一次。对于特定的工艺节点，统计出寄存器物理位置和其间路径优化潜力的关系。以TSMC 65nm LP工艺平台为例，表1为统计后的路径优化潜力查找表，图4为表1对应的查找函数。路径优化潜力查找函数，建立了路径物理信息和优化潜力之间的保守关系，算法可以通过路径的物理信息得到其优化潜力的保守值。

表1：TSMC 65nm LP工艺下的路径优化潜力查找函数