[发明专利]多相变频电路

说明书

技术领域                                                                                     

本发明涉及一种主要用于AD采样数字信号下变频的多相变频电路。

背景技术

目前，用于AD采样数字信号下变频的电路采用图2所示的下变频电路，该电路首先通过乘法器将AD采样信号与本地数字载波相乘，将数字信号变频到基带，然后通过低通滤波器滤掉其高频成分，提取出基带信号。这种方法存在下述缺点：由于数字器件存在最大有效工作速率，当AD采样信号速率远大于数字器件的最大有效工作速率时，AD和数字器件之间会产生数据传输瓶颈问题，数字器件将无法对AD采样信号进行正常处理。

发明内容

为了克服现有数字信号下变频电路存在的上述缺陷，本发明的目的是提供一种支持AD采样数字信号在数字器件上实现的多相变频电路。该多相变频电路能够有效的降低信号速率，使其速率不高于数字器件的最大有效工作速率，解决了AD和数字器件之间的数据传输瓶颈问题，使得数字器件能够对AD采样信号正常处理。

本发明解决其技术问题所采用的技术方案是：一种用于AD采样数字信号下变频的多相变频电路，包括，串并转换电路、多相载波产生电路、乘法器、低通滤波器和加法器，其特征在于：至少两路相连低通滤波器的乘法器连接于串并转换电路与加法器之间，将AD采样数字信号分解成多相并行输出的多路信号，多相分解后的M路AD采样信号与M路多相并行本地数字载波信号分别相乘，相乘后得到M路数字信号，且每路信号的速率是AD采样率的1/M，同时通过一个相连的加法器相加得到基带信号，下变频到基带，M为自然数。

本发明相比于现有技术具有如下有益效果：

本发明对AD采样数字信号和数字载波进行多相分解，通过多相分解将AD采样后的数字信号和数字载波都变为分解成并行M路输出的多路信号，降低信号速率，再利用下变频技术对信号进行下变频处理，把速率都降为AD采样率的1/M，完成数字下变频，从而有效解决了高速AD采样后的高速信号无法在数字器件中进行下变频处理的困难。

附图说明

下面结合附图和实施例对本专利进一步说明。

图1是本发明多相变频电路原理示意图。

图2是现有的下变频电路的组成框图。

具体实施方式

图1描述的多相变频电路实施例中，所述多相变频电路依次由一个串并转换电路、一个多相载波产生电路、多个乘法器、多个低通滤波器和一个加法器相连组成。

其中，至少两路相连低通滤波器的乘法器连接于串并转换电路与加法器之间，将AD采样数字信号分解成多相并行输出的多路信号，多相分解后的M路AD采样信号与M路多相并行本地数字载波信号分别相乘，相乘后得到M路数字信号，且每路信号的速率是AD采样率的1/M，同时通过一个相连的加法器相加得到基带信号，下变频到基带，M为自然数。

多相变频电路中，通过串并转换电路实现AD采样信号由串行单路到并行M路输出，完成AD采样信号的多相分解，多相载波产生电路实现本地数字载波多相并行M路输出，将并行多路输出的M路AD采样信号与M路多相本地数字载波信号分别相乘，得到一组M路信号，其速率是AD采样率的1/M，并分别通过低通滤波器滤掉其高频成分，多相分解后，M路AD采样信号和M路多相本地数字载波信号的速率都降为AD采样率的1/M。

最后M路信号通过加法器相加得到基带信号。

多相变频电路中，串并转换电路通过串行移位寄存器实现，移位寄存器的长度为M，串行单路数据输入到移位寄存器，每输入M个数据到移位寄存器数据后，M路并行数据同时输出，输出数据时钟是输入数据时钟的1/M。

多相变频电路中，多相载波产生电路通过查表的方法实现，频率控制字不断累加，累加的输出再与每个相移相加，每个相加的输出作为查表的地址，分别控制查表的输出，得到本地数字载波的多相并行M路信号。相移与频率控制字之间有一定的对应关系，相移1一般为零，相移2等于频率控制字的1/M，相移3等于频率控制字的2/M，相移M等于频率控制字的(M-1)/M。    上述电路可以在可编程门阵列芯片FPGA芯片中实现，也可在ASIC芯片中实现，其结构简单，占用硬件资源较少。