[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种应用离子注入技术形成的半导体结构及其制造方法。

背景技术

存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储装置。

一般而言，会以离子注入方式于半导体层上形成掺杂层，以改变半导体层的杂质浓度。

然而，离子注入通常垂直地作用于半导体层的顶部。此外，当离子注入深度愈深，则所需能量愈大，如此对半导体层造成的损害也愈大。

发明内容

本发明是有关于一种半导体结构及其制造方法，可减少离子注入对半导体层造成损害。

根据本发明的一实施例，提出一种半导体结构，该半导体结构包括一衬底、一叠层结构及一掺杂层；叠层结构形成于衬底上，其中叠层结构包括多条导电条纹及多条绝缘条纹，该多条导电条纹之一位于相邻二绝缘条纹之间，叠层结构具有一第一侧壁，第一侧壁的长边沿一通道方向延伸；掺杂层形成于第一侧壁中，掺杂层是由一离子注入作用于第一侧壁所形成，其中离子注入的一注入方向与第一侧壁夹一锐角。

根据本发明的另一实施例，提出一种半导体结构的制造方法，该制造方法包括以下步骤：形成一叠层结构于一衬底上，其中叠层结构包括多条导电条纹及多条绝缘条纹，该多条导电条纹之一位于相邻二绝缘条纹之间，叠层结构具有一第一侧壁，第一侧壁的长边沿一通道方向延伸；以及，以一离子注入作用于第一侧壁，以于第一侧壁形成一掺杂层，其中离子注入的一注入方向与第一侧壁夹一锐角。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示依照本发明一实施例的半导体结构的俯视图。

图1B绘示图1A中沿方向1B-1B’的剖视图。

图1C绘示图1A中沿方向1C-1C’的剖视图。

图2至图11C绘示依照本发明一实施例的半导体结构的制造过程图。

【主要元件符号说明】

10：载台

12：承载面

100：半导体结构

110：衬底

120、220：叠层结构

120b：底面

121、121′：导电条纹

1211：突出部

122、222、222′：绝缘条纹

123：存储层

120s1：第一侧壁

120s2：第二侧壁

124：导电层

1241：第一导电层

1242：第二导电层

1243：字线

130、230：掺杂层

140：图案化光刻胶层

141：第一镂空区

142：第二镂空区

A1、A2：转轴

C：通道方向

D：注入方向

H：高度

IMP：离子注入

L：设计深度

L′：掺杂深度

S、S1、S2：间距

W1：第一掺杂宽度

W2：第二掺杂宽度

W3：第一导电宽度

W4：第二导电宽度

具体实施方式

请参照图1A，其绘示依照本发明一实施例的半导体结构的俯视图。半导体结构100是三维存储器结构，如三维垂直栅极存储装置(3D vertical gate memory device)，例如包括与非门(NAND)型闪存或反熔丝存储器等等。半导体结构100包括衬底110、至少一叠层结构120及掺杂层130，

请参照图1B，其绘示图1A中沿方向1B-1B’的剖视图。叠层结构120形成于衬底110上，其中叠层结构120包括多条导电条纹121、多条绝缘条纹122、存储层123及导电层124且具有相对的第一侧壁120s1与第二侧壁120s2。

此些导电条纹121之一位于相邻二绝缘条纹122之间，且不同层次的导电条纹121被分别作为不同存储平面的位线(Bit Line)。导电条纹121的材料可由多晶硅或金属制成。此外，导电条纹121具有第一导电型，如N型导电形，其中导电条纹121的掺杂浓度介于约5×10¹⁷/cm³至5×10¹⁹/cm³之间。