[发明专利]一种大规模集成电路中FinFET的制备方法

说明书

技术领域

本发明属于大规模半导体集成电路制造技术领域，涉及一种大规模集成电路器件的工艺集成方案。

背景技术

随着摩尔定律推进到22纳米技术节点，传统的平面型场效应晶体管已经不能满足低功耗和高性能的要求。为了克服短沟道效应和提高单位面积的驱动电流密度，三维立体结构的鱼鳍型场效应晶体管(FinFET)开始引入大规模集成电路制造技术。这种结构由于具有更多的栅控面积，更窄的沟道耗尽区域而拥有非常突出的短沟道控制力和很高的驱动电流。

FinFET在工艺制备上的困难是限制其在大规模集成电路产品中应用的主要原因。其中之一的困难是三维立体栅线条的刻蚀问题。该问题来源于栅材料淀积时的表面不平坦。由于栅材料是在三维立体的鱼鳍状硅条上淀积，因此具有很大的表面起伏，从而造成光刻的聚焦困难，同时对于鱼鳍两侧的侧墙区域很难将栅材料刻蚀干净，除非采用较大的过刻蚀，而这对硅有源区会造成损害。这个问题在22纳米以下采用更高分辨率的光刻技术时尤为突出，因此会大大限制产品的良率。

已经有一些方法提出将栅材料首先进行平坦化，然后进行光刻和刻蚀。比如美国专利公开说明书US2005056845-A1中提出，在Fin上覆盖两层不同种类的栅材料，然后利用化学机械抛光方法将第一层栅材料进行平坦化处理可以得到全局平坦的栅材料。这种方法要求在Fin的顶端先覆盖一层绝缘介质防止Fin顶部被破坏，因此不能形成三栅结构，也不能降低栅刻蚀的负担。

解决栅刻蚀在侧墙上残留的问题在美国专利公开说明书US2005170593-A1中利用了大马士革假栅工艺，即利用栅电极掩膜进行沟槽刻蚀，然后回填栅材料，从而避免了栅材料在Fin侧墙上的残留问题，可以提高产品的可靠性。但是这种方法没有形成三栅结构，而且Fin顶部的栅条宽度和Fin两侧侧墙上的栅条宽度不能自对准形成。

发明内容

本发明针对体硅上的三维三栅FinFET结构在制备过程中存在的上述问题，提出了一种适用于大规模集成电路制造的基于平坦化工艺的后栅工艺集成方案，可以获得很平整的栅线条光刻平面，同时避免了栅材料在Fin侧墙上的残留问题。此外，本发明还能有效地集成高K金属栅工艺，避免电学等效厚度增加和功函数漂移，从而获得优良的器件特性。

本发明的FinFET制备方法，包括以下步骤：

1)在体硅衬底上形成STI隔离层，然后对有源区进行阱注入和沟道掺杂离子注入并退火；

2)将有源区硅表面露出，淀积牺牲栅氧化层，在牺牲栅氧化层上形成假栅，假栅顶部覆盖二氧化硅和氮化硅的复合硬掩膜；

3)去掉源漏区上覆盖的牺牲栅氧化层，淀积薄层氮化硅作为源漏区的注入掩膜进行源漏LDD和halo注入，并进行毫秒级闪耀式快速退火；

4)淀积氮化硅，进行光刻，以光刻胶为掩膜各向异性干法刻蚀氮化硅，形成假栅的氮化硅侧墙，将源漏区的硅台露出，然后对源漏区硅台周围的STI隔离层进行回刻；

5)去除光刻胶，以露出的硅台作为子晶窗口进行源漏外延生长，接着进行源漏追加注入和毫秒级闪耀式退火，形成源漏区；

6)淀积二氧化硅，使得硅片表面完全被覆盖；然后以假栅顶部的氮化硅作为停止层，利用化学机械抛光进行二氧化硅减薄和平坦化；接着对二氧化硅进行干法刻蚀回刻，回刻至假栅高度的三分之一到二分之一处；

7)淀积氮化硅，利用化学机械抛光进行氮化硅减薄，停止在假栅顶部的二氧化硅层上或者多晶硅假栅上；利用剩余的氮化硅作为硬掩膜，去除假栅，露出假栅下的STI隔离层；对该部分STI隔离层进行干法刻蚀回刻，形成Fin形沟道区；

8)腐蚀去掉Fin形沟道区顶部和侧面上残留的二氧化硅，进行真实栅介质和栅电极材料的淀积，完成器件结构。

在本发明方法的实施过程中，可采取下述的一些具体操作：

步骤1)先在体硅衬底上生长二氧化硅和淀积氮化硅，然后通过光刻将有源区的图形转移到氮化硅层上，以光刻胶作为掩膜刻蚀氮化硅，再以氮化硅为硬掩膜干法刻蚀二氧化硅和硅，形成浅槽，浅槽深度范围在1000埃～3000埃；利用高深宽比二氧化硅淀积技术回填浅槽并覆盖整个硅表面；通过化学机械抛光技术对二氧化硅表面进行平坦化，并减薄至氮化硅硬掩膜层，形成STI隔离层。

在步骤1)形成STI隔离层后，先进行阱的光刻和注入，然后去除有源区之上的氮化硅硬掩膜层，进行沟道掺杂离子注入。