[发明专利]超薄绝缘体上硅结构的制作方法、半导体器件的制作方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及的是一种超薄绝缘体上硅结构的制作方法及包括所述超薄绝缘体上硅结构的半导体器件的制作方法。

背景技术

随着半导体技术的发展，集成电路的集成度越来越高，器件的特征尺寸(CD)越来越小。当器件的特征尺寸缩小到深亚微米(0.25微米以下称为深亚微米)，器件的漏电流增加，漏极感应势垒降低(DIBL，Drain induction barrier lower)效应以及短沟道效应(SCE)等越来越明显，成为器件尺寸缩小的需要克服的主要问题。

具有不掺杂沟道的FDSOI(Fully Depleted Silicon On Insulator，全耗尽绝缘体上硅)结构的半导体器件(以下简称FD器件)可以克服器件尺寸缩小带来的各种问题，其具体优点为：1)由于具有超浅结，因此FD器件可以抑制漏电流，控制SCE效应；2)由于沟道不掺杂而消除了掺杂的随机波动，因此FD器件的易变性很低；3)由于FD器件是用埋层氧化物与体衬底完全隔离的，因此FD器件的错误率很低；4)由于FD器件的源/漏通常是对接厚绝缘体(例如FDSOI内的埋层氧化物)，因此FD器件的结电容很低。

现有技术中已经开发了多种FD器件结构，如FinFET(FinField-effecttransistor，鳍式场效晶体管)、3栅结构、纳米线和ETSOI(Extremely Thin Silicon On Insulator，超薄绝缘体上硅)。尽管每种器件结构有其自身的特殊优点和挑战，但ETSOI因其平面结构而特别引人注意，它使ETSOI与主流平面CMOS制造过程完全兼容。与器件宽度是用鳍数目量子化的FinFET不同，ETSOI可以有任意要求的宽度。此外，ETSOI是完全耗尽的，没有浮体效应。结果，ETSOI电路实际上可以类似于常规体硅电路那样设计，因此能实现从体硅技术到ETSOI的无缝设计迁移。最后，当与ETSOI一起采用超薄埋层氧化物(UTBOX)时，附加的器件调整和功率管理可用加掺杂剂和/或衬底处反偏压实现。

更多关于超薄SOI的技术方案可以参见申请号为US20090603737的美国专利申请。

图1至图4示出了现有技术中采用智能切割(smart-cut)技术制作SOI结构(包括ETSOI结构)的示意图。

参考图1所示，提供单晶硅的第一晶圆10，在室温的环境下使第一晶圆10热氧化，从而在第一晶圆10的表面形成氧化硅层11。

参考图2所示，在第一晶圆10中注入一定剂量氢离子H+。

参考图3所示，提供第二晶圆12，清洗第一晶圆10和第二晶圆12，且对两个晶圆进行低温键合。

参考图4所示，进行智能剥离处理，在加热的情况下，第一晶圆10中的氢离子会形成气泡，使得第一晶圆10在氢原子分布峰处剥离，达到减薄第一晶圆10的作用，并进行抛光处理和表面退火处理，从而第二晶圆12、剩余的氧化硅层11和第一晶圆10残留的单晶硅一起构成SOI结构。当第一晶圆10残留的单晶硅比较薄时，则第二晶圆12、剩余的氧化硅层11和第一晶圆10残留的一薄层单晶硅一起构成ETSOI结构。

但是采用上述方法得到的SOI结构中最上层的单晶硅10的厚度不容易精确控制，且其厚度不均匀。因此，如何准确控制ETSOI结构中的顶硅层的厚度和均匀性就成为本领域技术人员亟待解决的问题。

图5至图7示出了现有技术中制作包括ETSOI结构的半导体器件的示意图。

参考图5所示，提供ETSOI结构，所述ETSOI结构从上至下依次包括：顶硅层20、绝缘层21和衬底22。

参考图6所示，在顶硅层20上形成栅氧化层23和栅极24，且在栅氧化层23和栅极24的侧面上形成侧墙25。

参考图7所示，进行选择性外延生长，在顶硅层20上表面形成抬高的源极26和抬高的漏极27。

后续还需要进行离子掺杂和退火处理等。

上述包括ETSOI结构的半导体器件的性能与顶硅层20的厚度有关，顶硅层20的厚度一般小于20nm。由于现有技术中ETSOI结构的顶硅层20厚度不均匀且不可控，从而影响了半导体器件的性能。

即使半导体器件中顶硅层20均匀可控，但是在形成侧墙25时的刻蚀工艺很有可能会将全部或部分顶硅层20刻蚀掉，从而无法在绝缘层21(即氧化硅)上外延生长硅以形成抬高的源极26和抬高的漏极27。因此，如何在形成包括ETSOI结构的半导体器件的过程中避免对其顶硅层的损害也成为本领域技术人员亟待解决的问题。

发明内容