[发明专利]半导体封装构件

说明书

技术领域

本发明涉及半导体封装技术领域，特别是具有芯片导线背对背设置的半导体封装组件，以增加芯片堆叠的积集度。

背景技术

动态随机存取存储器(DRAM)主要是朝满足高容量与高效能两个方向发展。单颗DRAM的封装技术发展，在追求高效能的方向发展上，以最短的内部路径配合二维系统单芯片(2-dimensional System-on-Chip或2D-SoC)解决方案为主。但是SoC架构下的DRAM，其在达成高容量的需求部分，却显得不足。为了达成高容量的需求，业界于是发展出各种DRAM堆叠封装技术，例如，引线接合(Stack by wire bond)、层叠封装(Package-on-Package)、线路重布技术(RDL-Wire bond)、垂直式连接工艺技术(Vertical Interconnection Process)、金线-金线内连接技术(Gold to Gold Interconnection；GGI)与PiP(Package in Package)工艺技术。

如本领域一般技术人员所知，封装的功能在于保护电路及芯片避免受到外界的外力、灰尘、化学性的侵蚀等因素的干扰，及规则化、尺寸匹配等功能，并维持电路能正常运作。封装占整个电子封装制造成本很大的比例，因此设计封装不仅仅只是挑选一种样式进行组装，而要考虑到更多系统整合之后的因素。此外，由于电子封装产品尺寸的缩小，造成芯片线路密集化及线路直径细小化，细小化的结果产生了许多问题如电磁干扰、高温、热应力等问题。因此在设计其型式、结构尺寸及材料选用时，都必须审慎选择设计，以避免电子封装产品在封装的制造过程中产生损坏或在使用阶段的可靠度问题等。

从目前多层堆叠的技术看来，双层堆叠的封装技术已经被广泛应用于DRAM的高阶产品，而四层堆叠的封装技术成为目前各家厂商的积极研究对象，请参阅图1，图1为目前四层芯片堆叠的主要结构，基板2上具有一引线手指4，然后第一半导体芯片12堆叠于基板上，之后依序堆叠有第二半导体芯片22，第三半导体芯片32以及第四半导体芯片42，各半导体芯片的上表面分别有一接合垫以及一导线与所述接合垫电连接，举例来说，第一半导体芯片12上表面上有一第一接合垫14，以及一第一导线16；第二导体芯片22面上有一第二接合垫24，以及一第二导线26；第三半导体芯片32上表面上有一第三接合垫34，以及一第三导线36；第四半导体芯片42上表面上有一第四接合垫44，以及一第四导线46。每一条导线电连接到基板2上的引线手指4，并与半导体组件中的其它有源电路互相连接。

值得注意的是，目前的技术由于每一条导线都设置在芯片的上表面，随着芯片数量增加，导线间的密度也会随之增加，并且提高导线互触而短路的可能。

所以，能够增加芯片堆叠密度，且可有效避免电性短路的堆叠方法，成为目前研究很重要的一个课题。

发明内容

本发明的主要目的在提供一种不同的半导体芯片堆叠方式，使芯片上的导线以背对背方式设置，提升封装组件的积集度，且同时有效避免电性短路的问题。

根据本发明优选实施例，本发明提供一种半导体封装构件，包含有基板，其上设有至少一引线手指；第一半导体芯片，其有源面面向所述基板，设于所述基板上；至少一第一接合垫设于所述第一半导体芯片的有源面；第一导线，将所述第一接合垫电连接至所述基板；第二半导体芯片，其有源面背对所述基板，堆叠于所述第一半导体芯片的背面上；至少一第二接合垫，设于所述第二半导体芯片的有源面；第二导线，将所述第二接合垫电连接至所述基板；第三半导体芯片，其有源面背对所述基板，堆叠于所述第二半导体芯片上；以及第四半导体芯片，其有源面背对所述基板，堆叠于所述第三半导体芯片上

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为公知的半导体封装构件示意图。

图2为依据本发明优选实施例所示的半导体封装构件的示意图。

其中，附图标记说明如下：

1     半导体封装构件      2     基板

4     引线手指            6     孔洞

8     锡球                12    第一半导体芯片

14    第一接合垫          16    第一导线

18    第一上表面          19    第一下表面