[发明专利]一种双应力薄膜的制备方法

说明书

技术领域

本发明涉及半导体集成电路的制造领域，尤其涉及一种双应力薄膜的制备方法。

背景技术

现今，应变硅技术(Stain silicon)集成工艺在45纳米节点开始已经得到大范围的应用，特别对于金属前介质沉积工艺段内 （Pre-Metal Dielectric，简称PMD ），双应力薄膜（Dual Stress Liner，简称DSL）已经成为必选项，以用来提高器件的速度。

但是，目前业界一般选择氮化硅薄膜作为双应力薄膜，由于氮化硅薄膜的介电常数较高（k一般在7.0左右），会造成一定的时间延迟（RC delay），即不能满足一些先进器件对时间延迟（RC delay）的要求，造成器件速度的不能达到工艺需求。

在目前集成工艺中，对于不同应力薄膜交叠的问题，主要是通过采用干法刻蚀工艺进行调整或在版图设计时候加以考量以尽量减少对良率的影响，但是增加了工艺控制的难度。

图1是本发明背景技术中采用溅射工艺来改善不同应力薄膜交叠区域问题的流程结构示意图；如图1所示，IMEC提出一种采用溅射的方法来改善不同应力薄膜交叠区域的问题，首先在沉积有双应力薄膜的半导体结构上，进行溅射工艺（Sputter）后，沉积层间介质层（Inter Layer Dielectric，简称ILD ），并利用化学机械研磨工艺（Chemical Mechanical Polishing，简称CMP）进行平坦化处理，然后回蚀形成CA孔，虽然能解决不同应力薄膜交叠的问题，但是存在明显的等离子损伤（plasma damage）的风险。

发明内容

本发明公开了一种双应力薄膜的制备方法，其中，包括以下步骤：

步骤S1：在一包含有NMOS和PMOS的半导体结构上沉积掺氮的碳化硅薄膜；

步骤S2：采用光刻工艺于PMOS上形成第一光阻，并以该第一光阻为掩膜对覆盖在NMOS结构上的掺氮的碳化硅薄膜进行UV光照射，形成覆盖在NMOS上的高拉应力薄膜；

步骤S3：去除所述第一光阻后，再次采用光刻工艺于NMOS上形成第二光阻，并以该第二光阻为掩膜对覆盖在PMOS上的掺氮的碳化硅薄膜进行等离子轰击工艺，去除所述第二光阻，形成覆盖在PMOS上的压应力薄膜。

上述的双应力薄膜的制备方法，其中，所述包含有NMOS和PMOS的半导体结构包含有栅极和侧墙，所述掺氮的碳化硅薄膜覆盖在所述栅极和侧墙。

上述的双应力薄膜的制备方法，其中，所述掺氮的碳化硅薄膜的介电常数小于5。

上述的双应力薄膜的制备方法，其中，采用惰性气体等离子进行所述等离子轰击工艺。

上述的双应力薄膜的制备方法，其中，所述惰性气体等离子为Ar离子。

综上所述，由于采用了上述技术方案，本发明提出一种双应力薄膜的制备方法，通过采用掺氮的碳化硅薄膜代替传统的氮化硅薄膜，形成高应力的双应力薄膜，不仅能满足一些先进器件RC延迟的要求，还避免了传统氮化硅双应力薄膜工艺存在的交叠区域问题，从而解决了因为交叠区域而造成良率的损失，且工艺简单易实施。

附图说明

图1是本发明背景技术中采用溅射工艺来改善不同应力薄膜交叠区域问题的流程结构示意图；

图2-8是本发明一种双应力薄膜的制备方法的工艺流程结构示意图。

具体实施方式  

下面结合附图对本发明的具体实施方式作进一步的说明：

图2-8是本发明一种双应力薄膜的制备方法的工艺流程结构示意图。

如图2-8所示，首先，在包含有栅极11和侧墙12的PMOS和NMOS结构1上沉积掺氮的碳化硅（Nitrogen Doped Carbide，简称NDC）2，该掺氮的碳化硅薄膜2覆盖栅极11和侧墙12；之后，旋涂光刻胶覆盖掺氮的碳化硅薄膜2的上表面，曝光、显影后去除剩余光刻胶，形成覆盖在PMOS结构部分的第一光阻3。

然后，以第一光租3为掩膜，对掺氮的碳化物薄膜2进行紫外线（UV）光照射工艺4，使得覆盖在NMOS结构上的掺氮的碳化硅薄膜转变成高拉应力薄膜5。