[发明专利]对称式多核处理器维护二级缓存一致性的装置及其方法

说明书

技术领域

本发明涉及对称式多核处理器领域，尤其是涉及一种基于PLB6总线结构的对称式多核处理器维护二级缓存一致性的装置及其方法。

背景技术

处理器最初发展的时候是单核体系结构，处理器的性能主要靠提高核心工作频率来提高，由于物理限制，不能把处理器无限提高频率，所以多核处理器结构已经成为处理器体系结构发展的一个重要趋势。

在对称式多核处理器(SMP)系统中，每个处理器都可以独立地访问主存。主存中能被系统中不同处理器访问的数据部分叫做主存的共享数据。处理器的缓存(Cache)保存了主存中的副本，如果系统中不同的处理器访问主存共享数据，就可能导致缓存中的数据与主存不一致，产生了缓存一致性(Coherency)问题。比如当系统中一个处理器访问主存中的共享数据，进行数据更新，而这部分数据已经在系统其它处理器的缓存中，则系统中其它处理器需要缓存一致性处理，如将该缓存行设为无效状态。所以缓存一致性设计则成为了对称式多核处理器设计中一个重要的方面和难点。在对称式多核处理器系统中，一级缓存(L1 Cache)通常在每个处理器核内，二级缓存(L2 Cache)通常在处理器核外，二级缓存一边和处理器核内的一级缓存相连，另一边通常和系统总线相连接。一级缓存和二级缓存的一致性维护主要是由处理器的局部总线完成，不同的处理器架构一般都定义了对应的一致性处理方法。对于每个处理器拥有独立的二级缓存系统，需要在系统集成时解决二级缓存的数据一致性问题。

目前一些对称式多核处理器系统采用将主存中的共享数据设置为不可缓存(Non-Cacheable)，处理器直接访问主存，虽然这样不好带来二级缓存一致性问题，但是这样严重降低了系统性能，特别是在共享数据部分占据主存的比例较大的系统。另外一些对称式多核处理器系统的二级缓存一致性设计中，采用了软件方式或软硬件协同方式。软件开销很大，增加了大量的对主存访问的开销，在一定程度上降低了系统性能。而且随着更多的处理器加入对称式多核处理器系统，为了解决缓存一致性问题，软件需要较大的修改，不利于系统扩展。

PLB6协议为多核系统定义了一套完备的总线规范，能够有效维护二级缓存的数据一致性，并且能够减少对主存的访问开销，适合对称式多核处理器系统集成。但是PLB6协议的复杂性使得硬件设计方案面临很大的难度。

发明内容

本发明提供了一种基于PLB6总线结构的对称式多核处理器维护二级缓存一致性的装置及其方法。

本发明的特征在于：

对称式多核处理器维护二级缓存一致性装置，该装置设置在对称式多核处理器系统内一个处理器子系统中的系统PLB6总线和二级缓存控制器之间，且与系统PLB6总线和二级缓存控制器相连，由二级缓存监控单元，共享数据缓存状态机单元，干涉接口单元，监听接口单元和主设备接口单元五个部分组成，共享数据缓存状态机单元分别与二级缓存监控单元、监听接口单元和主设备接口单元相连，监听接口单元与干涉接口单元相连。

二级缓存监控单元包括寄存器和与寄存器相连的比较电路。

共享数据缓存状态机单元包括依次相连的共享数据缓存行状态阵列，状态阵列控制逻辑和主设备ID比较电路。

干涉接口单元包括二级缓存控制逻辑，PLB6干涉数据发送时序单元，PLB6发送干涉数据请求时序产生单元和数据缓冲器，数据缓冲器和PLB6发送干涉数据请求时序产生单元分别与PLB6干涉数据发送时序单元相连，二级缓存控制逻辑分别与数据缓冲器和PLB6发送干涉数据请求时序产生单元相连。

监听接口单元包括依次相连的缓存行查询/反馈逻辑，PLB6复合应答接收时序单元，PLB6局部响应发送时序单元和PLB6监听命令接收时序单元，其中缓存行查询/反馈逻辑与PLB6局部响应发送时序单元相连，缓存行查询/反馈逻辑与PLB6监听命令接收时序单元相连。

主设备接口单元包括依次相连的缓存行查询逻辑，PLB6主设备命令时序生成单元，PLB6主设备命令应答接收时序单元，PLB6主设备数据发送时序单元，PLB6主设备命令应答接收时序单元与PLB6主设备数据接收时序单元相连，PLB6主设备数据发送时序单元与写数据缓冲器相连，PLB6主设备数据接收时序单元与读数据缓冲器相连。

对称式多核处理器维护二级缓存一致性的方法，包括如下步骤：

步骤1000：处理器子系统A更新共享数据某条缓存行的内容；

步骤1001：处理器子系统A的维护二级缓存一致性装置将该共享数据地址对应的缓存行更新为修改；