[发明专利]半导体器件及其制作方法

说明书

技术领域

本发明涉及一种半导体器件及其制作工艺，尤其涉及一种包含电阻器的半导体器件及其制作方法。

背景技术

在半导体制作中，由多晶硅膜层或类似物形成的电阻器(resistor)及由该等电阻器形成的分压电路(bleeder resistor circuit)是被经常使用的结构。熟知的电阻器通常是由N型或P型半导体膜层制得。

然而，对于上述传统的电阻器，当其被外部施加应力时，比如封装时，其电阻值就会改变；在分压电路中，其分压率(voltage dividing ratio)会改变，最终影响器件的性能。

针对上述问题，业内提出了一种如图1所示的电阻器结构。绝缘层102形成在半导体衬底101上。一P型多晶硅电阻器703形成在绝缘层102上，P型多晶硅电阻器703包括一P型高电阻区702及位于P型高电阻区702两侧的低电阻区701，低电阻区701由P型离子重掺杂形成以电连接金属线802；一N型多晶硅电阻器706形成在绝缘层102上紧邻P型多晶硅电阻器703的区域，N型多晶硅电阻器706包括一N型高电阻区705及位于N型高电阻区705两侧的低电阻区704，低电阻区704由N型离子重掺杂形成以电连接金属线802。P型多晶硅电阻器703的低电阻区701与N型多晶硅电阻器706的低电阻区704通过由铝金属制得的金属线802电导通。P型多晶硅电阻器703与N型多晶硅电阻器706共同构成了一个完整的电阻器单元707，电阻器单元707的电阻值为P型多晶硅电阻器703与N型多晶硅电阻器706之和。

在遭受外部应力时，P型多晶硅电阻器703与N型多晶硅电阻器706的电阻变化值能大体抵消，从而保证了电阻器单元707电阻值的恒定。更详细的内容请参见美国专利US 6,441,461B1。

发明内容

与现有技术的设置紧邻的P型电阻器与N型电阻器以消除应力影响的作法不同，本发明的半导体器件通过在电阻器上方设置应力层的方式改善电阻器性能。所述应力层可以为拉应力层(tensile liner)、压应力层(compressive liner)或SMT应力层。较佳的，半导体器件上的多个电阻器可以设置不同的应力层组合，比如相邻的电阻器分别布置拉应力层与压应力层的组合，或SMT应力层与不设置SMT应力层的组合。

本发明还提供了一种半导体器件的制作方法，所述半导体器件至少包含具有不同应力类型的两个电阻器，所述电阻器通过上方有无应力层及应力层类型的差异来实现应力类型的不同，所述制作方法包括：

利用另外的标记层(Marking layer)对所述电阻器作不同标记；

根据所述标记层，针对每一类型的电阻器的应力层分别制作掩膜板(Mask)；

利用所述掩膜板进行所述电阻器上方的应力层的制作。

可选的，根据所述标记层，针对每一类型的电阻器的应力层分别制作掩膜板，包括：

确定掩膜板的哪些区域透光，哪些区域遮光。

可选的，所述应力层为拉应力层、压应力层或SMT应力层。

可选的，所述电阻器包括由掺杂多晶硅形成的高电阻区，高电阻区两侧为重掺杂的低电阻区。

可选的，所述低电阻区上方形成有作为接触电极的金属硅化物。

可选的，所述应力层内形成有沟槽，所述沟槽内填充有金属，以作为电连接所述低电阻区的接触孔。

可选的，形成高电阻区的掺杂多晶硅为N型或P型。

可选的，所述电阻器形成在有源区或阱区。

本发明还提供了利用前面所述的方法所制得的半导体器件。

可选的，所述半导体器件上所有电阻器的高电阻区均为N型掺杂或P型掺杂。

可选的，所述半导体器件仅包括两种电阻器，其中，一种电阻器的应力层为拉应力层，另一种电阻器的应力层为压应力层。

可选的，所述半导体器件仅包括两种电阻器，其中，一种电阻器的上方应力层为SMT应力层，另一种电阻器上方则无SMT应力层。

本发明还提供了一种半导体器件，其包括：

位于半导体衬底上的多个电阻区域，每一电阻区域包括低掺杂的高电阻区及位于高电阻区两侧的重掺杂的低电阻区；

位于某些或某个电阻区域上方的拉应力层，及位于另一些或另一个电阻区域上方的压应力层，所述拉应力层、压应力层内形成有沟槽，所述沟槽内填充有金属，以作为电连接所述低电阻区的接触孔。

可选的，所述多个电阻区域由同型离子掺杂而成。