[发明专利]半导体结构

说明书

技术领域

本发明为一半导体结构，特别是指一种使凸块间距小于凸块宽度的一半导体结构。

背景技术

随着半导体封装技术发展，以往采用打线作为电性连接的方式，现已逐渐由凸块取代，藉由透过电镀、焊膏转印、蒸镀与焊球直接粘着等技术设置于芯片上的凸块，达成芯片与基板电路的电性连接。在各式的凸块相关封装技术中，基于成本及封装尺寸的考量，近年更以覆晶封装(Flip Chip in Package，FCiP)为其主流。

简言之，覆晶技术将芯片倒置，使芯片上的凸块可直接与基材上的电路电性连接。为提高各个封装上的电路密集度，在芯片的主动面上需尽可能的增加凸块接点数量，进而需缩小凸块间距(bump pitch)及凸块宽度(bump width)。然而，上述凸块间距及凸块宽度的减少幅度有限，且较小的凸块间距亦会使得凸块宽度缩小，利用探针检测时，较小的凸块需搭配较高的操作精度，以增加检测时间、成本及难度。

详言之，请参考图1A及图1B所示现有半导体结构的上视图及剖面图。半导体结构1包含一基材10、多个连接垫12、一保护层14、多个底层金属层16及多个凸块18，多个连接垫12依序相邻设置于基板10上，且该些连接垫12藉由保护层14所定义的复数开口142与底层金属层16及凸块18电性相连。由图可知，一般在线路设计上，各个凸块间距W₁须大于凸块宽度W₂，藉以避免凸块接触短路。换言之，在设计凸块大小时，凸块宽度W₂便会受到凸块间距W₁的限制。而在现今欲降低整体尺寸的发展趋势下，降低凸块间距会使得测试时遭受到一些技术上的瓶颈，诸如探针定位有其精度的限度，宽度不足的凸块亦会提高封装的困难和增加凸块剥落的机率等等。

有鉴于此，提供一种可改善上述缺失，封装尺寸小、易于检测凸块电性又具有高电路密集度的半导体结构，乃为此业界亟待解决的问题。

发明内容

本发明的一目的为在半导体结构中，提供凸块宽度不受凸块间距所囿限，且利于探针进行测试又便于封装的凸块。

为达上述目的，本发明提供一半导体结构，其包含一基板、至少二衬垫、一钝化层、至少二凸块底层金属层及至少二凸块。衬垫沿一第一方向相邻设置于基板上，钝化层覆盖于基板及各衬垫的一周围上表面以分别界定一开口，各开口于一第二方向各具有一开口投影，开口投影各自相邻设置而不重叠，其中，第一方向与第二方向垂直。凸块底层金属层则设置于各个开口上，并分别与该些衬垫电性相连，而凸块则分别设置于各凸块底层金属层上。

为了让上述的目的、技术特征和优点能够更为本领域的人士所知悉并应用，下文以本发明的数个较佳实施例以及附图进行详细的说明。

附图说明

图1A为现有半导体结构的局部上视示意图；

图1B为图1A的现有半导体结构剖面示意图；

图2A为本发明的第一实施例的半导体结构局部上视示意图；

图2B为图2A沿AA线段的剖面示意图；

图2C为图2A沿BB线段的剖面示意图；

图3A为本发明的第二实施例的半导体结构局部上视示意图；

图3B为图3A沿AA线段的剖面示意图；

图3C为图3A沿BB线段的剖面示意图；

图4为本发明的第三实施例的半导体结构局部上视示意图；以及

图5为本发明的第四实施例的半导体结构局部上视示意图。

具体实施方式

以下将透过实施方式来解释本发明内容，本发明关于一种半导体结构。需说明者，在下述实施例以及附图中，关于实施方式的说明仅为阐释本发明的目的，而非用以直接限制本发明，同时，以下实施例及附图中，与本发明非直接相关的元件均已省略而未绘示；且附图中各元件间的尺寸关系仅为求容易了解，非用以限制实际比例及实际大小。

请先参考图2A至图2C，本发明的第一实施例为一半导体结构2，其包含一基板20、数个衬垫22、一钝化层24、数个凸块底层金属层26及数个凸块28。

如图2A所示，在半导体结构2中可定义一第一方向X及一第二方向Y，且第一方向X垂直于第二方向Y。在本实施例中，各衬垫22为沿第二方向Y成型的长条状衬垫并顺沿第一方向X等距设置于基板20上，但不以此为限。