[发明专利]金属氧化物半导体测试结构及其形成方法

说明书

技术领域

本发明关于一种新颖的金属氧化物半导体测试结构、其制造的方法以及用于进行晶圆电性合格测试的方法，特别是关于一种新颖的金属氧化物半导体测试结构以及使用此金属氧化物半导体测试结构来进行晶圆电性合格测试的方法，可以完全独立于掺杂井和掺杂区域的干扰之外，来专门读取从基材到外延层的信号。

背景技术

沟渠式栅极金属氧化物半导体(trench gate MOS)是在半导体装置中所使用的一种金属氧化物半导体结构。为了确保制造过程会符合预先设定的标准，所以会对一些未完成的半导体装置进行电气性能方面的测试。例如，在位于基材上与位在外延层上的掺杂井以及掺杂区域中形成沟渠式栅极时，应该要在从晶圆的某一面进行背面抛光前，先进行晶圆电性合格测试(wafer acceptance test，WAT)。

如果是在最外层的掺杂井层和最外层的基材上直接进行晶圆电性合格测试(WAT)时，测试结果是掺杂井、掺杂区域、外延层和基材整体测试结果的总和。换句话说，这样并不能获得在不受掺杂井和掺杂区域的干扰下，外延层和基材单独的测试结果。

目前已知有一种测试结构，可以在不会受到掺杂井和掺杂区域的干扰情况下，来取得外延层和基材的数据。设计一个与掺杂井、掺杂区域、外延层和基材相邻的额外重掺杂井，又电连接至掺杂井、掺杂区域、外延层和基材，并直接接触掺杂井、掺杂区域、外延层和基材。将一个信号施加在漏极上，并从重掺杂井读取信号，于是得到不受掺杂井和掺杂区域干扰情况下的外延层和基材的数据。然而，这些专门设计的额外重掺杂井，占有相当大的面积。此外，由于额外设计的重掺杂井仍然是与掺杂井和掺杂区域电连接的，所以所得到的数据仍然不是完全独立于掺杂井和掺杂区域的干扰之外。

发明内容

本发明在第一方面先提出了一种金属氧化物半导体测试结构。一方面，本发明金属氧化物半导体测试结构的制造过程，可以与目前金属氧化物半导体结构的制造过程兼容。在另一个方面，本发明金属氧化物半导体的测试结构，是能够完全独立于相邻的掺杂井和掺杂区域的干扰之外。在第三方面，本发明的金属氧化物半导体测试结构不会在金属氧化物半导体结构上占去过大的面积。

本发明的金属氧化物半导体测试结构包括基材、划片槽区域、外延层、掺杂井、掺杂区域、沟渠式栅极、测试通孔、隔离结构和导电材料。划片槽区域位在基材上，基材为第一导电类型，具有第一面以及与第一面相对的第二面。第一导电类型的外延层位于第一面上，第二导电类型的掺杂井位于外延层上，而第一导电类型的掺杂区域位于掺杂井上。具有第一深度的沟渠式栅极位于掺杂区域、掺杂井和在划片槽区域中。导电材料填入具有第二深度的测试通孔中。隔离结构覆盖测试通孔的内壁。导电材料位于掺杂井、掺杂区域、外延层与划片槽区域中，又电连接至外延层，使得测试通孔得以一起测试外延层和基材。

在本发明的一实施例中，外延层完全覆盖基材。

在本发明的另一实施例中，掺杂井完全覆盖外延层。

在本发明的另一实施例中，掺杂区域完全覆盖掺杂井。

在本发明的另一实施例中，沟渠式栅极与测试通孔的宽度实质上相同。

在本发明的另一实施例中，第二深度大于第一深度。

在本发明的另一实施例中，导电材料是经掺杂的多晶硅。

本发明的第二方面又提出了一种形成了金属氧化物半导体测试结构方法。首先，提供基材、划片槽区域、外延层，掺杂井与掺杂区域。第一导电类型的基材，具有第一面以及与第一面相对的第二面。划片槽区域是位在基材上，第一导电类型的外延层位于第一面上，第二导电类型的掺杂井位于外延层上，第一导电类型的掺杂区域位于掺杂井上。其次，进行刻蚀步骤，以形成穿过掺杂区域与掺杂井的栅极沟渠和测试通孔。接下来，进行氧化步骤，以形成覆盖栅极沟渠内壁的栅极隔离结构，以及形成覆盖测试通孔内壁的隔离结构。继续，进行一回蚀步骤，而专门移除位于测试通孔底部的隔离结构。然后，进行一穿透步骤，以加深测试通孔而深入外延层中。接着，以一导电材料填入测试通孔与栅极沟渠中，以形成一沟渠式栅极和一测试结构，其中导电材料电连接到外延层，使得测试结构得以一起测试外延层和基材。

在本发明的一实施例中，沟渠式栅极与测试通孔的宽度实质上相同。