[发明专利]静电放电电路

说明书

技术领域

本发明涉及电子电路技术领域，特别涉及一种静电放电电路。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成大多数电子组件或电子系统受到过度电性应力(Electrical Overstress，EOS)破坏的主要因素，这种破坏会导致半导体器件永久性的损坏，从而导致集成电路功能的失效。目前集成电路主要以互补式金属氧化物半导体(CMOS)为主，为了防止集成电路受到ESD的损伤，通常在电路中设计ESD电路。

图1示出了现有技术中GGNMOS结构的ESD保护电路的示意图。参考图1，所述GGNMOS(Gate Grounded NMOS，栅极接地NMOS)结构的ESD保护电路包括NMOS管N1。所述NMOS管N1的源极、栅极以及衬底均接地GND，漏极连接PAD焊盘。

在所述NMOS管N1的结构中，其漏极的N⁺掺杂区、P型衬底以及源极N⁺掺杂区之间存在着寄生的NPN型三极管，如图1中所示的三极管Q1；并且所述NMOS管N1的P型衬底与N⁺掺杂区之间存在着PN二极管，如图1中所示的二极管D1。

这种ESD保护电路的工作原理为：当所述NMOS管N1的漏极上被施加一个正向的ESD脉冲时，其漏极电压升高，直至漏极与衬底之间发生雪崩击穿，大量的空穴从漏极灌入衬底，使得衬底电压升高；当衬底的电压足够大时使得寄生NPN型三极管Q1的基极正偏，从而使得寄生NPN型三极管Q1开启，进而由所述寄生NPN型三极管Q1将ESD电流泄放。反之，当所述NMOS管N1的漏极上被施加一个负向的ESD脉冲时，所述PN二极管D1导通，从而将ESD电流泄放。

图2示出了现有技术中GCNMOS结构的ESD保护电路的示意图。参考图2，所述GGNMOS(GateCoupled NMOS，栅极耦合NMOS)结构的ESD保护电路包括NMOS管N2、电阻R1和电容C1。

所述NMOS管N2的栅极连接电容C1的一端和电阻R1的一端，源极和衬底接地GND，漏极连接PAD焊盘；所述电容C1的另一端连接PAD焊盘；所述电阻R1的另一端接地GND。

这种ESD保护电路的工作原理为：在ESD事件过程中，快速上升的电压将能量耦合到电容C1上，从而开启NMOS管N2，进而由所述NMOS管N2将ESD电流泄放。

图1和图2所示的ESD保护电路中的器件均采用传统CMOS工艺形成，通常只允许PAD焊盘端输入端的耐压值不能超过工艺电压的20％，当输入电压超过工艺电压的20％后，ESD器件本身很容易被烧毁，从而造成芯片失效。

现有技术中可以采用高压工艺或者BCD工艺来实现器件的耐高压。通常地，BCD工艺可通过LDMOS(Lateral double-diffused metal-oxide semiconductor，横向双扩散金属氧化物半导体)来实现耐高压和泄放ESD电流。然而相对于普通工艺，制程上的复杂导致BCD工艺的成本很高；并且相同面积下耐压ESD器件的耐压能力有限，例如在同样面积下，HBM(Human Body Model，人体模型)模式只能达到2000V～3000V。

另外一种解决的方式是利用普通工艺层叠MOS管来实现，图3即示出了现有技术中层叠MOS管的ESD保护电路的示意图。参考图3，所述ESD保护电路包括NMOS管M1和NMOS管M2。所述NMOS管M1的栅极连接偏置电压Vbias，漏极连接PAD焊盘，源极连接NMOS管M2的漏极；所述NMOS管M2的栅极与源极均接地GND。

采用普通工艺层叠MOS管的方式可以解决ESD器件的耐压问题，但是由于ESD电流是通过寄生NPN三极管(如图3中所示的寄生NPN三极管Q2)来释放的，其严重影响了最大静电放电的能力。

因此，如何既提高ESD电路的耐压值又其提高ESD性能就成为本领域技术人员亟待解决的问题之一。

发明内容

本发明解决的问题是提供一种静电放电电路，在提高电路耐压值的同时也提高了其静电放电性能。

为解决上述问题，本发明提供一种静电放电电路，包括：分压电路、第一NMOS管和第二NMOS管；

所述分压电路的正极输入端连接高压输入端，负极输入端耦接于地，输出端连接所述第一NMOS管的栅极，用于输出导通第一NMOS管的偏置电压；

所述第一NMOS管的漏极连接高压输入端，源极连接所述第二NMOS管的漏极；所述第二NMOS管的源极接地，栅极耦接于地。