[发明专利]半导体器件

说明书

关联申请

本申请享受以日本专利申请2011-206645号(申请日：2011年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体器件。

背景技术

具有如下半导体器件：具有使MOSFET(Metal Oxide SemiconductorField Effect Transistor)的栅电极、肖特基势垒二极管的阳极电极等，在半导体区域的主面方向及深度方向上延伸的构造。在该半导体器件中，实质的动作区域在主面方向及深度方向上扩展，所以可以达成导通电阻的降低。另一方面，栅电极的厚度一定，若将用于得到期望的Vth(栅极导通电压)的栅极绝缘膜薄膜化，则有时发生耐压下降、电容增加的情形。在这样的半导体器件中，期望耐压的进一步提高及电容的进一步降低。

发明内容

本发明的实施方式提高半导体器件的耐压，而且谋求电容的降低。

实施方式涉及的半导体器件具备衬底、第1导通部、第2导通部、半导体部、第1电极部、第2电极部、第1绝缘部和第2绝缘部。

第1导通部在与衬底的主面正交的第1方向上延伸设置。

第2导通部在第1方向上延伸，且沿着与第1方向正交的第2方向与第1导通部分离设置。

半导体部包括设在第1导通部和第2导通部之间、且基于第1杂质浓度的第1导电型的第1半导体区域。

第1电极部在第1导通部和第2导通部之间在第1方向上延伸而设置。

第2电极部在第1电极部和第2导通部之间在第1方向上延伸、且与第1电极部分离而设置。

第1绝缘部设置在第1电极部和半导体部之间，在第1电极部的边界面的法线方向具有第1厚度。

第2绝缘部设置在第2电极部和半导体部之间，在第2电极部的边界面的法线方向上具有比第1厚度还厚的第2厚度。

根据本发明的实施方式，可以提高半导体器件的耐压，而且谋求电容的降低。

附图说明

图1是例示出第1的实施方式涉及的半导体器件的构成的示意性的立体图。

图2(a)～(b)是例示出剖面及电场强度分布的示意图。

图3(a)～图8是例示出半导体器件的制造方法的示意性的立体图。

图9(a)～图17(b)是对沟槽内构造的变化例进行说明的图。

图18(a)～(j)是说明沟槽内构造的制造方法(之一)的示意图。

图19(a)～(f)是说明沟槽内构造的制造方法(之二)的示意图。

图20(a)～(i)是说明沟槽内构造的制造方法(之三)的示意图。

图21(a)～(f)是说明沟槽内构造的制造方法(之四)的示意图。

图22(a)～(f)是说明沟槽内构造的制造方法(之五)的示意图。

图23(a)～(e)是说明沟槽内构造的制造方法(之六)的示意图。

图24(a)～(f)是说明沟槽内构造的制造方法(之七)的示意图。

图25(a)～(g)是说明沟槽内构造的制造方法(之八)的示意图。

图26是例示出第2的实施方式涉及的半导体器件的构成的示意性的立体图。

图27(a)～(b)是例示出剖面及电场强度分布的示意图。

图28～图30是例示出半导体器件的制造方法的示意性的立体图。

图31(a)～图32(b)是对半导体器件的变化例进行说明的图。

图33是说明第2电极部的其他例子的示意性的立体图。

图34是说明第1绝缘部的其他例子的示意性的立体图。

图35是例示出第3的实施方式涉及的半导体器件的构成的示意性的立体图。

图36(a)～图42(b)是对沟槽内的构造的变化例进行说明的图。

图43(a)～(f)是说明沟槽内构造的制造方法的示意图。

图44(a)～(f)是说明沟槽内构造的制造方法的示意图。

图45是例示出第4的实施方式涉及的半导体器件的构成的示意性的立体图。

图46是说明第4的实施方式涉及的半导体器件的构成的示意性的平面图。

图47～图49是例示出第4的实施方式涉及的半导体器件的其他构成的示意性的平面图。

图50是例示出其他电场缓和区域的示意性的立体图。

图51是示出参考例的示意性的立体图。

具体实施方式

以下，根据附图说明本发明的实施方式。