[发明专利]半导体芯片和半导体器件

说明书

相关申请的交叉引用

本申请基于2011年6月20日提交的在先日本专利申请NO.2011-136449并要求享有其优先权权益；其整体内容通过参考并入本文。

技术领域

本文描述的实施例总体上涉及一种半导体芯片和半导体器件。

背景技术

在近来的诸如多芯片封装(MCP)之类的半导体器件中，有效地将多个半导体芯片的堆叠用于实现更高的密度、更小的尺寸或者更低的外形(profile)。

在这类半导体器件中，穿硅过孔(via)作为一种用于堆叠半导体芯片的技术已经引起了关注。例如，在半导体是硅(Si)的情况下，穿硅过孔是在半导体衬底的主表面之间穿过的电极，它是半导体芯片的基础元件。在制造这类半导体器件的过程中，为了提高产量并增加厚度方向上的集成密度，需要对半导体芯片进行减薄。例如，为了减小半导体芯片的外形，使用了研磨半导体衬底的背面一侧的技术。在切割减薄的半导体衬底时，为了抑制碎化和裂痕，使用了诸如激光切割或等离子体蚀刻之类的技术。

然而，这类切割不是使用切割刀片的机械处理。因此，形成了相对光滑的切面。这降低了切面的金属吸杂效果，附着到切面的金属会扩散到半导体芯片中。这样会劣化半导体器件的特性和可靠性。

附图说明

图1A和图1B是根据第一实施例的半导体芯片的芯片边缘区域的示意图，图1A是半导体芯片的示意性截面图，图1B是半导体芯片的背面一侧的示意性平面图；

图2是根据第一实施例的完整半导体芯片的正面一侧的示意性平面图；

图3是根据第一实施例的变型的半导体芯片的示意性截面图；

图4A到4C是用于说明制造根据第一实施例的半导体芯片的过程的示意图，图4A是用于说明在半导体芯片的正面一侧上形成电路部和保护环结构部的制造过程的示意性截面图，图4B是用于说明形成半导体芯片的通路孔(via hole)和第一沟槽的制造过程的示意性截面图，及图4C是背面一侧的示意性平面图；

图5A和5B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图，图5A示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程，及图5B示出了用于在通路孔中蚀刻绝缘层的制造过程；

图6A和6B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图，图6A示出了用于在半导体衬底的背面上和通路孔中形成导电层的制造过程，及图6B示出了用于在通路孔中形成过孔的制造过程；

图7A和7B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图，图7A示出了用于在半导体衬底上执行切割处理的制造过程，及图7B示出了单片化的半导体芯片；

图8A是用于说明根据第一实施例的半导体芯片的功能的示意性截面图；

图8B是用于说明根据第一实施例的半导体芯片的功能的示意性截面图；

图9A和9B是根据第二实施例的半导体芯片的芯片边缘区域的背面一侧的示意性平面图，图9A是半导体芯片的背面一侧的完整视图，图9B是图9A的部分A的放大图；

图10A到10C是根据第三实施例的半导体芯片的芯片边缘区域的示意性截面图，图10A是形成半导体芯片后的状态的示意性截面图，图10B示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程，及图10C示出了用于在通路孔和第一沟槽中形成阻挡金属层的制造过程；

图11A和11B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图11A示出了用于制备半导体衬底的制造过程，及图11B示出了用于在半导体衬底中形成通路孔和第一沟槽的制造过程；

图12A和12B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图12A示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程，及图12B示出了用于在通路孔中形成阻挡金属层的制造过程；

图13A和13B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图13A示出了用于在半导体衬底的通路孔中和正面一侧上形成导电层的制造过程，及图13B示出了用于在通路孔中形成过孔的制造过程；

图14A和14B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图14A示出了用于在半导体衬底的正面一侧上形成元件部和保护环结构部的制造过程，及图14B示出了用于研磨半导体衬底的背面一侧的制造过程；

图15A和15B是用于说明制造根据第五实施例的半导体芯片的过程的示意性截面图，图15A示出了用于在半导体衬底中形成通路孔和第一沟槽的制造过程，及图15B示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程；