[发明专利]半导体器件及其制造方法

说明书

关联申请

本申请基于并享受于2011年9月7日提交的申请号为No.2011-195506的日本专利申请的优先权，通过引用的方式包含其全部内容。

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

所谓“功率MOS晶体管”(Power Metal-Oxide-Semiconductor Field -Effect Transistor)，是指设计成处理大电力的场效应晶体管。这样的功率MOS晶体管可以分成纵型和横型这两种构造。而且，纵型的功率MOS晶体管可以分为平面构造和沟槽构造这两种构造。

所谓“平面构造”，是指将栅电极形成在半导体衬底的上表面上，并将流向沟道的电流的方向设为晶片的面内方向的构造。

另一方面，所谓“沟槽构造”，是指在形成在半导体衬底上的沟槽的内部埋入栅电极，将流向沟道的电流的方向作为晶片的厚度方向的构造。这种情况下，源电极通过在覆盖栅电极的绝缘膜中形成的接触孔而与源层连接，漏电极与在晶片的背面形成的漏层连接。

通过形成沟槽构造，与平面构造相比较，可以提高晶片表面的晶体管的集成度。但是，由于通过光刻法形成沟槽及接触孔，所以因为对准掩膜时产生的误差及空间分辨率，而进一步使半导体器件的高集成化变得困难。

发明内容

本发明的实施方式提供可以谋求高集成化的半导体器件及其制造方法。

实施方式涉及的半导体器件具备：第1导电型的漏层；第1导电型的漂移层，形成在上述漏层上，有效杂质浓度低于上述漏层的有效杂质浓度；第2导电型的基层，形成在上述漂移层上；第1导电型的源层，选择性地形成在上述基层上；栅极绝缘膜，形成在从上述源层的上表面贯穿上述源层及上述基层的多个沟槽的内表面上；栅电极，被埋入上述沟槽的内部；层间绝缘膜，覆盖上述栅电极的上表面地形成在上述沟槽上，至少上表面比上述源层的上表面还位于上方；及导电性或绝缘性的接触掩膜，形成在上述层间绝缘膜上。

而且，实施方式涉及的半导体器件的制造方法具备以下工序：于在第1导电型的漏层上形成了有效杂质浓度比上述漏层的有效杂质浓度低的第1导电型的漂移层的半导体衬底上形成了硬掩膜，该硬掩膜形成了沿着一个方向延伸的多个开口部；将上述硬掩膜作为掩膜而进行蚀刻，在上述半导体衬底的比上述漏层的上表面还靠上的部分，形成沿着上述一个方向延伸的多个沟槽；在上述沟槽的内表面上形成栅极绝缘膜；在上述沟槽的内部埋入导电材料而形成栅电极；在上述栅电极上，以至少上表面比上述半导体衬底的上表面靠上、且比上述硬掩膜的上表面靠下的方式形成层间绝缘膜；在上述硬掩膜之间的上述层间绝缘膜上形成接触掩膜；将上述接触掩膜作为掩膜而进行蚀刻，除去上述硬掩膜；通过将上述接触掩膜作为而进行蚀刻，以从上述沟槽的相互之间的上述半导体衬底的上表面到达上述基层的方式形成接触沟槽；通过在上述半导体衬底的比上述栅电极的下表面还位于上方的部分，将上述接触掩膜作为掩膜而导入杂质，而形成第2导电型的基层；及通过将上述接触掩膜作为掩膜而导入杂质，在上述基层的上部的与上述沟槽相接的部分，形成第1导电型的源层。

根据本发明的实施方式，可以提供能谋求高集成化的半导体器件及其制造方法。

附图说明

图1是例示出第1实施方式涉及的半导体器件的示意图，图1A示出示意剖面图，图1B示出示意立体图。

图2是例示出第1实施方式的变形例涉及的半导体器件的示意图，图2A示出示意剖面图，图2B示出示意立体图。

图3A～图3E是例示出第1实施方式涉及的半导体器件的制造方法的示意工序剖面图。

图4是例示出第2实施方式涉及的半导体器件的示意图，图4A示出示意剖面图，图4B示出示意立体图。

图5是例示出第2实施方式的变形例涉及的半导体器件的示意图，图5A示出示意剖面图，图5B示出示意立体图。

图6A～图6E是例示出第2实施方式涉及的半导体器件的制造方法的示意工序剖面图。

具体实施方式

(第1实施方式)

以下，参照附图来说明本发明的实施方式。

在以下的实施方式中，作为半导体器件，例举了槽栅型的MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)，但也可以是IGBT(Insulated Gate Bipolar Transistor)。是IGBT的情况下，也可以将以下说明的n⁺型的漏层15置换成p⁺型的集电层。