[发明专利]基于有限长度循环缓存速率匹配的数据发送方法及装置有效

专利信息
申请号: 201210068177.6 申请日: 2012-03-15
公开(公告)号: CN103312442B 公开(公告)日: 2017-11-17
发明(设计)人: 左志松;袁弋非;关艳峰 申请(专利权)人: 中兴通讯股份有限公司
主分类号: H04L1/00 分类号: H04L1/00
代理公司: 北京安信方达知识产权代理有限公司11262 代理人: 李健,龙洪
地址: 518057 广东省深圳市南山*** 国省代码: 广东;44
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摘要:
搜索关键词: 基于 有限 长度 循环 缓存 速率 匹配 数据 发送 方法 装置
【说明书】:

技术领域

发明适用于数字通信领域,尤其涉及基于有限长度循环缓存速率匹配的数据发送方法及装置。

背景技术

在诸多信道编码技术中,Turbo码是目前公认的最好的前向纠错编码之一。Turbo码的纠错性能远比其它编码的纠错性能优越,而且译码迭代的次数越多,则译码纠错的性能越好,因此通常多被建议在可靠性要求很高的数据传输场合使用。例如,第三代移动通信就采用了8状态1/3码率的二进制Turbo码作为信道编码的标准。

通常应用的二进制Turbo编码是一种带有内部交织器的并行级联码,一般由两个结构相同的递归系统卷积码(RSC)分量码编码器并行级联而成。Turbo码内交织器在第二个分量码编码器之前将输入的二进制信息序列中的比特位置进行随机置换,当交织器充分大时,Turbo码就具有近似随机长码的特性。在WCDMA和TD-SCDMA中就使用了这样一种二进制Turbo码。输入的二进制信息序列Xk经过第一个分量码编码器生成一路校验序列Zk。同时输入二进制信息序列Xk经过Turbo码内交织器交织后,由第二个分量码编码器生成另一路校验序列此时,如果不对编码比特打孔,Turbo编码的输出码率为1/3,输出端得到的编码比特序列为x1,z1,z′1,x2,z2,z′2,…,xK,zK,z′K,其中K为输入二进制信息序列长度。当所有信息比特序列编码完成后,需要从移位寄存器反馈中取出尾比特来执行格形运算终止。最先的3个尾比特用于终止第一个分量码编码器,最后的三个尾比特用于终止第二个分量码编码器。按以上操作可得到12个格形运算终止的发送比特,其比特顺序为:xK+1,zK+1,xK+2,zK+2,xK+3,zK+3,x′K+1,z′K+1,x′K+2,z′K+2,x′K+3,z′K+3,,添加在编码比特序列之后,就完成了一次Turbo编码。

在3GPP(3rd Generation Partnership Project)LTE中信息块的信息序列长度由系统分配的物理资源块NPRB和传输块索引ITBS来决定,其中物理资源块的个数是指按照时间和频率划分的资源个数。NPRB和ITBS带入传输块码表即可查询出对应的信息序列长度。

作为3GPP Rel-6速率匹配算法的替代,基于循环缓冲区的速率匹配(Circular Buffer Rate Matching,CBRM)提供一个可以简单地生成性能优良的删余图样的方法,其具体结构如图1所示。在循环缓冲速率匹配方法中,每个数据流将被各自的子交织器重新排列,被称为块内交织(sub-block interleaver);通常为了简化硬件实现,块交织器的列数固定,行数随着交织长度的改变而改变,因此循环缓存可以看作一个“R行×C列”的行列缓存,即看作一个“R行×C列”虚拟的缓存。如3GPP的循环缓冲速率匹配方法中所采用的块内交织就是一个列数固定32列的块交织器。因为循环缓存中有系统比特、第一校验比特和第二校验比特三个数据流,所以“循环缓存”可以看作一个列数是96列的虚拟缓存。在单一输出缓存中,将重排后的系统比特放在开始位置,随后交错地放置两个重排的校验比特数据流,被称为块间交织。对于期望的码率(Rate),循环缓冲速率匹配的比特选择是从缓存的某处开始点顺序读出L个比特,作为速率匹配的输出。总的来说,被选择用于传输的比特可以从缓存的任何一个点开始被读出来,如果到达缓存的末尾,可以绕到缓存的开始位置继续读数据,直到完成读取L个比特为止,如图2所示。

混合自动请求重传(HARQ)是一种数字通信系统中极其重要的链路自适应技术。接收端对其接收的HARQ数据包进行译码,若译码正确则反馈ACK信号给发送端,通知其发送新的HARQ数据包;若译码失败则反馈NACK信号给发送端,请求发送端重新发送HARQ数据包。接收端通过对多次重传的数据包进行IR或Chase合并译码,可以提高其译码成功概率,实现链路传输的高可靠性要求。

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