[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种后栅工艺的存储器结构及其制造方法。

背景技术

一种典型的存储器结构是电可擦除可编程只读存储器(EEPROM)，其单元结构包括衬底上多个控制栅(CG)以及控制栅之间的浮栅(FG)。然而从亚40nm NAND flash开始，随着器件特征尺寸的不断缩小，相邻存储单元、特别是相邻的CG/FG之间的耦合效应日趋严重，因此需要不断提高器件的编程/擦除(P/E)电压以提高效率。然而随着电压提高，器件的可靠性降低且读出信号分布恶化，而这又要求更高的P/E电压以保证逻辑正确，因此可靠性进一步降低，最终造成恶性循环。

已经提出了许多改进方法以降低P/E电压、从而提高编程效率。其中一种方法是采用超薄的凹形金属浮栅结构：刻蚀衬底上较厚的场氧化层形成沿第一方向(平行于沟道方向)的形成凹槽，凹槽底部构成隧穿氧化层，厚度例如仅7nm；在凹槽中依次沉积填充并沿第二方向(垂直于沟道方向)刻蚀得到沿第二方向延伸的条状多晶硅的FG(FG的底面为隧穿氧化层)、FG侧面以及顶面上的层间电介质(IPD)、环绕FG的金属或多晶硅的CG。其中FG厚度为7～75nm，且与衬底之间仅有超薄的隧穿氧化层。基于FN隧道效应，这种超薄的浮栅结构有利于冲击电子从衬底穿越浮栅结构的各个势垒直至CG，从而有效降低了P/E电压。

针对上述结构，可以采用隧穿介质/存储薄膜的能带工程，也即通过调整IPD和CG的材质，改变隧穿能带结构，在一定的编程时间下减小P/E电压或者在一定的P/E电压下缩减编程时间。例如高k材料作为IPD和/或隧穿介质，可以减小P/E电压，而采用金属材料作为CG可以有效降低势垒高度进一步减小P/E电压。因此，优选地，可以采用高kIPD/金属FG的结构。

然而，上述这种高k/金属FG结构的形成通常属于先栅工艺(gate-first)，也即在形成FG/IPD/CG结构之后再注入衬底并退火驱动形成源漏区，并且有时为了提高沟道区应力会采用嵌入式应力源漏区结构，这进一步需要刻蚀衬底形成凹槽然后再外延生长。这些后续工艺将影响栅极结构的稳定性、可靠性，使得工艺失效几率成倍增加，最终形成成品率。例如，在源漏区注入或者刻蚀过程中，高能离子可能穿过掩膜层并击穿超薄的栅极结构，造成器件失效。

此外，上述凹形金属浮栅结构需要沿不同方向多次刻蚀，光刻/刻蚀图形对准精度要求高，制作工艺复杂、成本较高，难以得到精细的可靠半导体存储器。

发明内容

由上所述，本发明的目的在于提供一种能有效降低P/E电压并且保证器件可靠性的半导体存储器结构及其制造方法。

为此，本发明提供了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧衬底中的多个源漏区、衬底上的层间介质层，其特征在于：源漏区沿第一方向分布，栅极堆叠结构沿垂直于第一方向的第二方向延伸，并且栅极堆叠结构进一步包括，隧穿介质层、存储介质层、栅极层间电介质层以及控制栅。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成多个伪栅极堆叠结构；在每个伪栅极堆叠结构两侧的衬底中形成源漏区；在衬底上形成层间介质层；去除伪栅极堆叠结构，形成多个栅极沟槽，露出衬底；在栅极沟槽中依次形成隧穿介质层、存储介质层、栅极层间电介质层以及控制栅，构成多个栅极堆叠结构，其中，源漏区沿第一方向分布，栅极堆叠结构沿垂直于第一方向的第二方向延伸。

其中，形成控制栅之后进一步包括，平坦化栅极堆叠结构，直至露出层间介质层；以及在层间介质层和栅极堆叠结构上，再次形成另一层间介质层。

其中，隧穿介质层和/或栅极层间电介质层包括氧化硅、氮化硅、氮氧化硅、高k材料及其组合。其中，高k材料包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。