[发明专利]晶圆级封装结构及其制造方法

说明书

技术领域

本发明涉及一种晶圆级封装(wafer lever package)结构及其制造方法。

背景技术

近年来，对于使用半导体的电路系统(circuit system)的小型化的要求非常高。为满足这种要求，半导体电路中有时会安装与其芯片尺寸接近的封装(CSP(Chip Size Package，芯片级封装))。

作为实现CSP的方法之一，已知有被称为WLP(Wafer Lever Package，晶圆级封装)的封装方法。WLP的一例为对通过切割(dicing)而单片化之前的硅晶圆(silicon wafer)形成外部电极等的方法，通过切割而形成的单片化是在形成外部电极等之后而进行。如果使用WLP，则可对多个半导体芯片同时进行再配线图案(pattern)及外部端子电极(第二电极)等的形成，因此期待可提高生产性。由此，WLP为半导体装置。

晶圆级封装包含输入端(fan in)与输出端(fan out)。输入端是在与芯片尺寸相同的区域设置作为半导体装置的外部电极(外部端子)。例如，经过形成在芯片上的钝化(passivation)膜上的再配线等，在该芯片的表面区域内形成外部端子。输出端是在比芯片尺寸大的区域设置作为半导体装置的外部端子。例如，经过形成在芯片上的钝化膜上的再配线等，在埋入该芯片的绝缘树脂的表面区域形成外部端子。在输出端，例如在由埋入有多个芯片的绝缘树脂而形成的绝缘树脂晶圆上形成再配线及外部电极。由此，可提高生产性。另外，硅晶圆是在所谓晶圆前步骤(从电路的烧结到芯片上的钝化膜形成为止)结束后，进行切割而单片化为功能单位，并且将这些经单片化的多个芯片搭载于所述绝缘树脂晶圆。输出端也是WLP。

而且近年来，将LSI封装(Large-scale integration package，大规模集成电路封装)与晶圆工艺(wafer process)一体加工，而实现小型化及低成本化，进而实现性能提高。但是，晶圆上的再配线及绝缘层等的形成是通过将PVD(Physical Vapor Deposition，物理气相沉积)或电镀(plating)与光刻法(photolithography method)组合而进行，要求更低成本化。

作为其对策，研究有通过应用类似于金属镶嵌工艺(damascene process)的制造方法在永久光阻剂(permanent resist)的凹部内将金属作为配线进行图案化(patterning)的方法，该金属镶嵌工艺是将作为永久光阻剂的绝缘材料通过辊模(roll die)挤压或光刻法等加工成凹凸，在其上的全面被覆金属层，并且对永久光阻剂的凸部及金属层进行研磨。

然而，当该方法中的研磨使用晶圆前步骤中所采用的CMP(Chemical Mechanical Polishing，化学机械抛光)法时，与以往方式即PVD或电镀与光刻法的组合相比，价格上不存在优点。作为与CMP法不同的方法有机械研磨法，但机械研磨法会产生研磨粒等的污染(contamination)等，为保持均质的平坦加工面的加工时间变长。

与此相对，专利文献1～专利文献4的切割方法的切割时间较短，可容易进行平坦加工，因此作为低价格方法而提出。

先行技术文献

专利文献

专利文献1：日本专利特开平7-326614号公报

专利文献2：日本专利特开2004-319965号公报

专利文献3：日本专利特开2005-64451号公报

专利文献4：日本专利特开2005-12098号公报

发明内容

[发明所要解决的问题]

本发明的至少一个课题在于，当在永久光阻剂的凹部内将金属作为配线形成时，在专利文献1～专利文献4中所使用的切割方法中，由于是对永久光阻剂材料与金属的复合体进行切割，因此如果不考虑永久光阻剂材料的材质、金属的材质或金属的形成方法等，则会产生刀片自身振动(颤动)、刀片磨损、刀片上附着被切割物等问题，生产性并不良好。

[解决问题的技术手段]