[发明专利]一种形成双应力刻蚀阻挡层及前金属介电质层的方法

说明书

技术领域

本发明涉及一种刻蚀方法，尤其涉及一种形成双应力刻蚀阻挡层及前金属介电质层的方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在NMOS和PMOS上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，简称CESL）。尤其是在65nm制程以下，为了同时提高NPMOS与PMOS的电迁移率，有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上。

在蚀刻阻挡层沉积完成以后，随后需要沉积前金属介电质层，目前采用的是利用高密度等离子体（HDP）CVD的方法来沉积，也有采用高深宽比制程（High Aspect Ratio Process，简称HARP）来进行沉积的。这两种制程沉积的薄膜应力是不一样的，其中HDP制程薄膜具有压应力，而HARP制程薄膜具有拉应力。

如图1A-1E所示，现有方法制备的PMD层的工艺步骤如下：如图1A所示，步骤一，首先提供具有NMOS区域1与PMOS区域2晶体管的衬底；步骤二，在NMOS与PMOS晶体管的衬底上沉积氧化硅缓冲层3以及具有高拉应力的蚀刻阻挡层4；如图1B所示，步骤三，在位于NMOS区域1上方蚀刻阻挡层的上表面进行光阻层沉积，并通过光刻将PMOS区域2上方的缓冲层3以及阻挡层刻4蚀掉，直至露出PMOS区域2后，对NMOS区域1上方沉积的光阻层5移除；如图1C所示，步骤四，对NMOS区域1上方阻挡层与露出的PMOS区域再次进行缓冲层3的沉积，使缓冲层3覆盖于NMOS区域1上方阻挡层5以及露出的PMOS区域2，之后再对缓冲层3的上表面进行高压力阻挡层6的沉积；如图1D所示，步骤五，对PMOS区域2上方高压力阻挡层6上表面沉积光阻层5，并通过光刻刻蚀掉NMOS区域1上方高压力阻挡层6以及缓冲层3；如图1E所示，步骤六，去除PMOS区域2上方高压力阻挡层上表面所沉积的光阻层5，并对NMOS区域1上方高拉力阻挡层4以及PMOS区域2上方高压力阻挡层6上表面进行最后的薄膜沉淀，但由于PMOS与NMOS所需要的拉应力不同，同一种薄膜只能对PMOS与NMOS中的一种晶体管的性能提升。

由于单一的沉积HDP或者HARP薄膜，只能对其中的一种晶体管的载流子迁移率有利，因此该方法限制了最大程度上提高晶体管的性能。

发明内容

发明公开了一种形成双应力刻蚀阻挡层及前金属介电质层的方法。用以解决现有技术中，由于单一的沉积HDP或者HARP薄膜只能对PMOS与NMOS中的一种晶体管的性能提升，因此很大程度上限制了晶体管的使用性能。

为实现上述目的，发明采用的技术方案是：

一种形成双应力刻蚀阻挡层及前金属介电质层的方法，包括：NMOS与PMOS晶体管区域的衬底，其中，还包括以下工艺步骤：

步骤一，首先在 NMOS与PMOS区域的衬底上沉积缓冲层，其次在所沉积的缓冲层的上表面沉积高拉应力阻挡层，最后在高拉应力阻挡层上表面沉积HARP薄膜；

步骤二，在所述NMOS区域上方的HARP薄膜上表面沉积拉应力前金属介电质层；

步骤三，对所述PMOS区域的上方进行光刻，直至露出PMOS区域，之后去除NMOS区域上方HARP薄膜上表面的拉应力前金属介电质层；

步骤四，在所述NMOS上方HARP薄膜上表面以及PMOS区域上表面沉积高压力刻蚀阻挡层；

步骤五，在PMOS区域上的高压力刻蚀阻挡层上表面沉积压应力前金属介电质层；

步骤六，对压应力前金属介电质层以及下表面的高压力阻挡层进行化学机械研磨直至将覆盖于HARP薄膜上的高压力阻挡层完全去除。

上述的形成双应力刻蚀阻挡层及前金属介电质层的方法，其中，所述步骤一中所沉积的缓冲层厚度为50－200A。

上述的形成双应力刻蚀阻挡层及前金属介电质层的方法，其中，所述高拉应力阻挡层厚度与所述高压应力阻挡层厚度均为200－800A。

上述的形成双应力刻蚀阻挡层及前金属介电质层的方法，其中，拉压应力前金属介电质层厚度与压应力前金属介电质层厚度为1000－10000A。

上述的形成双应力刻蚀阻挡层及前金属介电质层的方法，其中，所述拉应力前金属介电质层未覆盖PMOS上方的高拉应力蚀刻阻挡层。

上述的形成双应力刻蚀阻挡层及前金属介电质层的方法，其中，所述步骤一至步骤五中所有沉积工艺的沉积温度为300－500C。