[发明专利]具有电阻电路的半导体装置

说明书

技术领域

本发明涉及由在同一半导体衬底上具有电阻电路的半导体集成电路构成的半导体装置。

背景技术

关于半导体集成电路中使用的电阻，会使用在单晶硅半导体衬底中注入导电类型与半导体衬底相反的杂质而得的扩散电阻、以及由注入杂质后的多晶硅构成的多晶硅电阻等。

图2是以往的电阻电路中使用的电阻元件与绝缘栅场效应晶体管(以下简称为MISFET)组合后的截面图。

MISFET 102由薄的栅氧化膜3、源/漏区4和栅极5构成，周围由厚的分离用氧化膜2包围。在它们之上形成中间绝缘膜8，经由接触孔9通过金属配线10进行电连接。

另外，电阻元件101由层叠在平坦的厚分离用氧化膜2上的多晶硅膜构成。

在构成电阻元件的多晶硅膜上形成有两端的高浓度杂质区6和夹在中间的低浓度杂质区7。电阻元件的电阻值由以下因素确定：由高电阻的低浓度杂质区7的杂质浓度确定的电阻率、以及该区域的长度和宽度。高浓度杂质区6用于进行与金属配线的欧姆(ohmic)连接。

在电阻元件101上形成中间绝缘膜8，经由接触孔9通过金属配线10进行电连接。并且，在同一衬底表面上，经由金属配线串联或并联地连接多个图2的电阻元件而形成半导体集成电路中使用的电阻电路。

形成在MISFET 102和电阻元件101上的中间绝缘膜8含硼或磷，通过850℃以上的热处理而平坦化，减轻半导体集成电路内的膜图案所导致的高低阶差。另外，在形成了金属配线之后，在其上设置氮化硅膜钝化层11作为保护膜。

如上所述平坦化的中间绝缘膜8上设置的接触孔根据其下面的结构而深度不同。在前面的例子中，设置在半导体衬底上的源/漏区上的中间绝缘膜最厚，电阻元件上的中间绝缘膜最薄。因此，在各自上形成接触孔的情况下，源/漏区上的接触孔最深，电阻元件上的接触孔最浅。

在同时形成这两者的接触孔的情况下，中间绝缘膜薄的电阻元件上的接触孔先开口，所以在源/漏区上的接触孔完全开口之前，电阻元件上的接触孔将会被过度地进行过蚀刻。因此，需要进行多晶硅膜的具有在该过蚀刻时接触孔不会穿透电阻元件的余量的膜厚设定，或者需要对于蚀刻的耐受性。

作为解决这个问题的手段，例如提出了图3、图4那样的方法。

在图3中，为了提高过蚀刻耐受性，在厚的多晶硅16上形成有与金属配线10连接的接触孔9。另一方面，电阻元件本体由薄多晶硅7构成，厚多晶硅16和该薄多晶硅7经由在与金属配线连接的接触孔9之外设置的连通孔13进行连接。

另外，在图4中，与图3中的厚多晶硅相应的部分被替换为形成于半导体衬底上的杂质扩散区域17。从而，同样地，电阻元件本体由薄多晶硅7构成，杂质扩散区域17和该薄多晶硅7经由在与金属配线10连接的接触孔9之外设置的连通孔13进行连接。

例如专利文献1公开了这样的提供多晶硅电阻的方法。

专利文献1：日本特开平09-051072号公报

关于以往的电阻元件的制作，存在以下的问题。

例如在采用多晶硅电阻的情况下，有时期望多晶硅膜的薄膜化，以提高电阻值的精度或者提高电阻。特别是近年来随着装置的功能增强，层叠膜厚的控制性得以提高，因此，薄膜的实现变得容易。但是，由于存在上述的薄膜的过蚀刻耐受性的问题，难以在半导体集成电路中利用由以下的薄膜构成的电阻元件。

除了图3、图4的方法，为了实现薄膜的电阻元件，还有将各自的接触蚀刻掩模以及蚀刻工序分开来形成的方法。但是，该方法存在由于增加了掩模工序而导致成本上升的问题。另外，在形成了一方的接触孔之后形成另一方的接触孔时，需要在最先形成的接触孔开口的状态下进行光刻工序，可能导致污染或异物附着等而降低品质。

发明内容

本发明为了解决上述问题，采用如下结构。

即，本发明的具有电阻电路的半导体装置的特征在于具有：由第一薄膜构成的电阻元件；形成在所述电阻元件上的第二薄膜；形成在所述第二薄膜上的中间绝缘膜；设置在所述中间绝缘膜中的、所述电阻元件上的接触孔，其贯通所述第二薄膜，深度达到所述第一薄膜；形成在所述接触孔上的金属配线。

或者，本发明的具有电阻电路的半导体装置的特征在于，所述第二薄膜位于所述第一薄膜上，且平面形状与由所述第一薄膜构成的电阻元件相同。

或者，本发明的具有电阻电路的半导体装置的特征在于，所述第二薄膜位于所述第一薄膜上，形成在包含所述接触孔在内的分开的区域中。