[发明专利]用于高温蚀刻高-K材料栅结构的方法

说明书

本申请为2008年6月27日递交的申请号为200810127582.8并且发明名称为“用于高温蚀刻高-K材料栅结构的方法”的发明专利申请的分案申请。

技术领域

本发明的实施方式主要涉及高温蚀刻高-K材料的方法，更具体地，涉及在栅结构制造期间，高温蚀刻高-K材料的方法。

背景技术

对于下一代半导体器件的甚大规模集成电路(VLSI)和超大规模集成电路(ULSI)来说，可靠地生产亚半微米以及更小的部件是关键技术之一。然而，随着电路技术的局限推动，VLSI和ULSI技术中连接尺寸的减小对处理能力提出了额外的要求。栅图案的可靠形成对实现VLSI和ULSI以及增加电路密度和不断提高单个衬底和芯片的质量很重要。通常，栅结构包括设置在栅介电层上方的栅极。利用栅结构控制在该栅介电层下方的漏区和源区之间形成的沟道区中电荷载流子的流动。

高-K介电材料(例如，具有大于4的介电常数的材料)在栅结构应用中，广泛地用于栅介电层。高-K栅介电材料具有低的等效氧化层厚度(EOT)并减小栅极漏电流。尽管大多数高-K材料在周围温度下相对稳定，但已经证实这些材料在栅结构制造工序期间很难被蚀刻。此外，传统蚀刻剂蚀刻高-k材料相对于栅结构中存在的其它材料诸如栅极和/或下层材料具有低选择性，从而在其它材料与高-K材料的接触面上留下硅凹槽、印记(foot)或其它相关缺陷留。

因此，本领域需要在栅结构制造期间用于蚀刻高-K材料的改进方法。

发明内容

本发明提供蚀刻沉积在栅结构中的高-K材料的方法。在一个实施方式中，一种蚀刻高-K材料的方法可以包括将在其上沉积有高-K材料层的衬底提供给蚀刻腔室，由蚀刻腔室中的至少包括含卤素气体的蚀刻气体混合物形成等离子体，以及将衬底的温度保持在约100摄氏度和约250摄氏度之间同时在所述等离子体中蚀刻高-K材料层。

在另一实施方式中，为形成栅结构蚀刻薄膜叠层的方法可以包括在蚀刻腔室中，提供其上形成有薄膜叠层的衬底，其中该薄膜叠层包括在第一和第二多晶硅层之间所夹的高-K材料，蚀刻衬底上的第一多晶硅层以形成暴露高-K材料的沟槽，在沟槽的侧壁上形成保护层，在约100摄氏度和约250摄氏度之间的温度下通过含卤素气体通过所保护的沟槽蚀刻高-K材料，以及蚀刻沉积在衬底上的第二多晶硅层。

在另一实施方式中，蚀刻用于形成栅结构的薄膜叠层的方法可以包括将其上形成有薄膜叠层的衬底提供给蚀刻腔室，其中所述薄膜叠层包括在第一和第二多晶硅层之间所夹的含铪氧化物层；以及在蚀刻腔室中顺序蚀刻第一多晶硅层、含铪氧化物层和第二多晶硅层，同时将所述衬底保持在约100摄氏度和约250摄氏度之间的温度。

在另一实施方式中，蚀刻用于形成栅结构的薄膜叠层的方法可包括将具有金属栅极的衬底提供给蚀刻腔室，所述金属栅极设置在形成于所述衬底之上的高-K材料层之上，蚀刻所述金属栅极层以形成暴露所述高-K材料的沟槽；以及通过含卤素气体在约100摄氏度和约250摄氏度之间的温度下，通过所述沟槽蚀刻所述高-K材料。

在一个实施方式中，蚀刻在衬底上的高-K材料的方法可以包括将其上沉积有高-K材料层的衬底提供给腔室，由蚀刻腔室的至少含含卤素气体的蚀刻气体混合物形成等离子体，保持蚀刻腔室的内部体积表面的温度超过约100摄氏度，以及将衬底的温度保持在约100摄氏度和250摄氏度之间，同时在等离子体中蚀刻高-K材料层。

附图说明

通过以下详细说明，结合附图很容易理解本发明的教导。其中：

图1示出了根据本发明一个实施方式的用于执行蚀刻工艺的等离子体工艺装置的示意图；

图2示出了结合本发明一个实施方式的方法的工艺流程图；以及

图3示出了结合本发明另一个实施方式的方法的工艺流程图；

图4A-4D示出了设置为其上形成栅结构的薄膜叠层的横截面图；以及

图5A-C示出了设置为形成栅结构的不同薄膜叠层的可选的横截面的视图。

为了便于理解，尽可能的，附图中相同的附图标记表示相同的元件。可以认为，一个实施方式的元件和特征可以在不需进一步描述的情况下，有益地结合到另一实施方式中。

然而，应该注意到附图只示出了本发明的示例性实施方式，因此不能认为是对本发明范围的限定，本发明可以有其他等效的实施方式。

具体实施方式