[发明专利]信号处理装置、方法、SERDES 和处理器

权利要求书

1.一种信号处理装置，其特征在于，包括：

时钟发生器，用于产生时钟信号；

信号发送模块，所述信号发送模块包括：

与所述时钟发生器相连的过采样编码器，用于接收W路并行输入信号，对W路并行输入信号进行R倍过采样编码，输出编码后并行信号，其中，W、R为大于等于2的整数；

与所述时钟发生器相连的串行器，用于接收来自所述过采样编码器的所述编码后的并行信号，将所述编码后的并行信号转换为串行信号；

发送器，用于接收来自所述串行器的串行信号，输出差分串行输出信号；

和/或

信号接收模块，所述信号接收模块包括：

接收器，用于接收差分串行输入信号，输出串行输入信号；

与所述时钟发生器相连的解串器，用于对来自所述接收器的串行输入信号进行解串获得并行信号；

与所述时钟发生器相连的解码合成器，用于对来自所述解串器的并行信号进行解码和R倍合成以获得W路并行输入信号，其中，W、R为大于等于2的整数。

2.根据权利要求1所述的装置，其特征在于，所述时钟发生器具有N×W×R的时钟频率，其中，N为W路并行输入信号的数据速率。

3.根据权利要求1所述的装置，其特征在于，所述过采样编码器包括：

过采样单元，用于接收W路并行输入信号，对W路并行输入信号进行R倍过采样，输出过采样的R×W路并行信号；

编码单元，用于接收来自所述过采样单元的R×W路并行信号，将所述R×W路并行信号编码后输出。

4.根据权利要求1所述的装置，其特征在于，所述解码合成器包括：

解码单元，用于接收来自所述解串器的并行信号，对来自所述解串器的并行信号进行解码，获得解码后的R×W路并行信号；

合成单元，用于接收来自所述解码单元的R×W路并行信号进行R倍合成以获得W路并行输入信号。

5.根据权利要求1所述的装置，其特征在于，所述过采样编码器包括：

单端输入缓冲区，用于缓存所述W路并行输入信号；

并行输入寄存器，用于同步并接收所述单端输入缓冲区的W个比特；

过采样器，用于对所述并行输入寄存器的W个比特进行R倍过采样，输出W×R比特并行信号；

编码器，用于对所述过采样器输出的W×R比特并行信号进行编码，输出编码后的并行信号。

6.根据权利要求1所述的装置，其特征在于，所述解码合成器包括：

解码器，用于接收来自解串器的并行信号并进行解码，输出解码后的W×R比特并行信号；

采样合成器，用于接收所述解码器输出的W×R比特并行信号，进行合成输出W比特并行信号；

并行输出寄存器，用于接收所述采样合成器输出的W比特并行信号，同步输出所述W比特并行信号；

W个单端输出缓冲区，用于缓存所述并行输出寄存器输出的W比特并行信号。

7.根据权利要求1所述的装置，其特征在于，所述并行输入信号为速率为kHz的低速信号；

和/或

所述3≤R≤10；

和/或

所述编码后并行信号不包含时钟信号。

8.一种微处理器，其特征在于，包括如权利要求1-7中任意一项所述的信号处理装置。

9.一种SERDES，其特征在于，包括如权利要求1-7中任意一项所述的信号处理装置。

10.一种信号处理方法，其特征在于，包括：

接收W路并行输入信号，W为大于等于2的整数；

对W路并行输入信号进行R倍过采样编码，输出编码后并行信号，其中R为大于等于2的整数；

将编码后的并行信号转换为串行信号；

根据串行信号输出差分串行输出信号；

和/或

根据接收的差分串行输入信号输出串行输入信号；

对串行输入信号进行解串获得并行信号；

对并行信号进行解码和R倍合成以获得W路并行输入信号，其中，W、R为大于等于2的整数。