[发明专利]一种最大迭代次数可变的LDPC译码方法和译码器

说明书

技术领域

本发明涉及一种最大迭代次数可变的LDPC译码方法和译码器。

背景技术

1993年，随着turbo码的问世，迭代译码(iterative decoding)的概念引起了人们的高度重视。计算机仿真表明，采用迭代译码，系统的渐进性能逼近于最大似然译码。迭代译码的另外一个重要贡献在于，它引起了人们对于LDPC码(Low Density Parity Check Code)的重新发现。实际上，LDPC码可以看作是一种由许多单检码(single parity check(SPC)codes)构成的“特殊的并行级联码”，这种通过把多个简单码进行级联的编码形式为迭代译码提供了基础，其初衷在于以较低的译码复杂度来逼近最大似然译码，以取得较大的编码增益。如今，LDPC码以比Turbo码更好的性能、较低的错误平层得到人们的更高关注，应用到了数字电视、无线局域网、CCSDS等标准中。

FPGA是按时间顺序对数据进行处理的，为了进行实时处理，FPGA的输入数据和输出数据都必须是连续的。对于采用迭代译码的LDPC来说，迭代次数越多编码增益越高，但迭代次数越多LDPC译码器的处理时间就越长。为了防止数据发送过快而译码处理速度较慢，导致发生新数据没有被写入或旧数据被重复写入的错误，所以一般采用数据输入缓冲模块来调整系统的接收数据速率，使得输入数据信息以一定的速率被写入，并以适应译码器处理的速率被读出。

工程中常用的一种方法是：在对本帧数据进行迭代译码时，可以同时进行接下来一帧数据的缓冲，缓冲单元的大小应能容纳两帧帧长的数据，因为对本帧数据进行处理时需要用到该帧的输入数据。而迭代译码的处理时间为接收并存储一帧数据的时间。图1给出了这种方法的时序图，其中we_ram_f1，we_ram_f2均为写使能信号(为高电平时写)。假设在存储一帧数据的时间内可进行的最大迭代次数MAX_iter_one，当迭代译码在这个迭代次数内译码成功，译码处理器将停止工作，直到下一帧数据到来后再继续进行译码。而迭代次数达到这个固定的最大迭代次数时仍然没有正确译码，也要被强行停止迭代译码。

这种最大迭代次数在译码过程中选择为一个固定值的方法。在一定信噪比条件下，一部分译码的实际迭代次数往往要小于这个固定的最大迭代次数，因此造成时间上的浪费。而另一部分译码的实际迭代次数达到这个固定的最大迭代次数时仍然没有正确译码，却被强行停止迭代译码，会造成译码性能的损失。为了解决这个问题，文献(李刚；黑勇；周玉梅；仇玉林，动态调整最大迭代次数的奇偶校验码迭代译码方法，中国科学院电子研究所，2007.11.21，申请号200710177791.5，专利公开号CN 101442316A)中提供一种动态最大迭代次数可变的迭代译码方法，但文献中提供的这种方法没有考虑到具体的硬件实现，即预先将每次LDPC译码时实际使用的迭代次数与最大迭代次数的差值累加，将该累加结果作为剩余可用的迭代次数R；根据当前剩余可用迭代次数R与最大迭代次数的初始值，动态调整本次的最大迭代次数，这种方法需要在译码前将所有的译码输入数据进行存储，然后再进行译码，这种方法是一种非实时型的译码，且需要花费大量的存储资源，在硬件资源受限的系统中是不可行的。

发明内容

本发明针对现有技术的不足，提供了一种最大迭代次数可变的LDPC译码方法和译码器，本发明在对LDPC译码过程中每一帧数据进行译码时间动态的分配最大迭代译码时间，可以在不改变硬件资源的前提下，实现了最大迭代次数的可变性，并保证了译码操作的实时性。

本发明的技术解决方案是：

一种最大迭代次数可变的LDPC译码方法，其特征在于：

在对当前帧数据进行译码前：

若对前一帧数据进行迭代译码所占用时间小于或等于存储一帧数据的时间，则为当前帧数据分配的最大迭代译码时间为存储N-1帧数据的时间，其中N为译码过程中存储的最大帧数；

若对前一帧数据进行迭代译码所占用时间大于存储一帧数据的时间，则为当前帧数据分配的迭代译码时间为存储N-1帧数据的时间减去对前一帧数据进行迭代译码所超出存储一帧数据的时间；

在对当前帧数据进行译码时：