[发明专利]半导体装置及其数据传输方法

说明书

相关申请的交叉引用

本申请要求2011年8月26日向韩国知识产权局提交的韩国专利申请No.10-2011-0085677的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体装置，更具体而言涉及一种3D(三维)半导体装置及其数据传输方法。

背景技术

为了改善半导体装置的集成度，已开发出3D(三维)半导体装置。3D半导体装置通常包括被层叠并封装的多个芯片以增加集成度。在3D半导体装置中，因为垂直层叠两个或更多个芯片，故可以在相同的面积内实现最大的集成度。

可以用各种方法来实现3D半导体装置。在其中一种方法中，可以层叠具有相同结构的多个芯片，然后利用诸如金属线的导线将所述多个芯片彼此连接，使得所述多个芯片如同一个半导体装置操作。

近年来，本领域已公开一种TSV(穿通硅通孔，through-silicon via)式半导体装置，其中，穿通硅通孔被形成为贯穿多个层叠的芯片，使得所有芯片彼此电连接。在TSV式半导体装置中，因为穿通硅通孔垂直地贯穿各个芯片以将各个芯片彼此电连接，所以相比于经由外围引线将各个芯片彼此连接的半导体装置而言，可以有效地减小封装的面积。

构成3D半导体装置的多个芯片通常通过分成多个物理存储列(physical rank)或逻辑存储列(logical rank)来进行操作。也就是说，进行配置使得响应于芯片选择命令或地址而选中的存储列来执行数据读取或写入操作。所述多个存储列每个都共享数据输入/输出线和数据焊盘。数据输入/输出线经由贯穿所述多个芯片的穿通硅通孔而彼此连接，并经由与设置在主芯片中的共享数据焊盘连接的共享通道而与外部控制器通信。

在典型的半导体装置中，因为数据输入线和数据输出线是共同使用的，所以利用预定时间间隔来执行读取和写入操作以避免冲突。在上述3D半导体装置的情况中，因为物理存储列或逻辑存储列可以独立执行读取和写入操作，所以可以利用在读取或写入操作之前来被固定的预定时间间隔来执行读取和写入操作。由于针对同一个存储列的连续读取和写入操作是以预定时间间隔来执行的，所以不会产生问题。然而，当在对第二存储列执行读取或写入操作之后立即对第一存储列执行读取或写入操作时，则有可能发生数据冲突。特别是，在对第一存储列执行写入操作之后立即对第二存储列执行读取操作的情况下，数据冲突的机率增加。

发明内容

本文说明一种具有辅助数据线并且可以在连续的写入和读取操作中防止数据冲突的半导体装置及其数据传输方法。

在本发明的一个实施例中，提供了一种半导体装置，所述半导体装置包括：正常数据线，所述正常数据线与数据线选择单元连接；辅助数据线，所述辅助数据线与所述数据线选择单元连接；以及所述数据线选择单元，所述数据线选择单元被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。

在本发明的另一个实施例中，提供了一种包括相互层叠的多个芯片的半导体存储装置包括：正常数据线，所述正常数据线由所述多个芯片共享以用于传送数据；辅助数据线，所述辅助数据线由所述多个芯片共享以用于传送数据；以及数据线选择单元，所述数据线选择单元被设置在各个芯片中，且被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。

在本发明的另一个实施例中，提供了一种半导体装置的数据传输方法，所述半导体装置包括共享正常数据线和辅助数据线的第一芯片和第二芯片，所述方法包括以下步骤：响应于第一芯片的写入命令而经由所述正常数据线将写入数据传送至所述第一芯片；判断所述第二芯片的读取命令是否是在所述第一芯片的写入命令输入后在预定时间内输入的；以及根据判断结果而将读取数据输出至所述正常数据线和所述辅助数据线之一。

在本发明的另一个实施例中，一种半导体装置的数据传输方法，所述半导体装置包括多个芯片，所述多个芯片通过被分成多个存储列来进行操作，所述多个存储列至少包括第一存储列和第二存储列，并且所述多个芯片共享正常数据线和辅助数据线，所述方法包括以下步骤：响应于一个存储列的写入命令而经由所述正常数据线将写入数据传送至所述一个存储列；判断所述另一个存储列的读取命令是否是在所述一个存储列的写入命令输入后在预定时间内输入；以及根据判断结果将所述另一个存储列的读取数据输出至所述正常数据线和所述辅助数据线之一。

附图说明

结合附图对本发明的特征、方面和实施例进行描述，其中：