[发明专利]一种适用于神经元电路的阻变忆阻器的控制方法

权利要求书

1.一种适用于神经元电路的阻变忆阻器的控制方法，所述神经元电路包括设置突触连接的权重的学习态和进行电路计算的计算态，其特征在于，在神经元电路里，阻变忆阻器的两个端口分别和MOS晶体管的漏端和源端相连，组成并联结构，并分别连接于前神经元和后神经元，在MOS晶体管的栅端加上栅电压作为控制端。

2.如权利要求1所述的控制方法，其特征在于，在学习态，在MOS晶体管的栅端加上需要的栅电压，漏端接来自前神经元的学习输入信号，源端通过后神经元接地，当漏端接入的学习输入信号一定时，MOS晶体管加上栅电压将阻变忆阻器设置到预定阻值。

3.如权利要求1所述的控制方法，其特征在于，在计算态，如果阻变忆阻器为预定阻值，控制MOS晶体管的栅电压使得MOS晶体管处于关断状态；如果阻变忆阻器的阻值过大，通过在MOS晶体管的栅端加上适当的栅电压，将并联结构的阻值设置为预定阻值。

4.如权利要求1所述的控制方法，其特征在于，所述阻变忆阻器为阻变存储器或相变存储器等具有多值特性的各种新型存储器件。

5.如权利要求1所述的控制方法，其特征在于，所述MOS晶体管是NMOSFET或PMOSFET。

6.如权利要求3所述的控制方法，其特征在于，所述学习输入信号为直流信号或交流信号。

7.如权利要求1所述的控制方法，其特征在于，所述阻变存储器的阻值范围为10～10⁹欧姆。

8.如权利要求1所述的控制方法，其特征在于，所述阻变忆阻器是单极阻变忆阻器，或者是双极阻变忆阻器。

9.如权利要求8所述的控制方法，其特征在于，所述阻变忆阻器采用双极阻变忆阻器，当阻变忆阻器与NMOS晶体管并联时，阻变忆阻器的正端与NMOS晶体管的漏端相连，负端与NMOS晶体管的源端相连；当阻变忆阻器与PMOS晶体管并联时，阻变忆阻器的正端与PMOS晶体管的源端相连，负端与PMOS晶体管的漏端相连。