[发明专利]一种高速海量存储板

说明书

技术领域

本发明涉及数字信号处理领域，尤其涉及一种高速海量存储板。

背景技术

随着数据存储技术的发展，对存储板高速，大容量的需求越来越急迫。目前市场上存在基于NAND Flash芯片的存储板，但由于其拓扑结构、传输方式及控制芯片等技术制约了单板容量和存储带宽，因此研制一种高速海量的存储板，以满足对存储板高速，大容量的需求成为本领域技术人员亟需完成的任务。

发明内容

有鉴于此，本发明目的在于提供一种高速海量存储板，以满足对存储板高速，大容量的需求。

为实现上述目的，本发明提供如下技术方案：

一种高速海量存储板，包括存储板单板，所述存储板单板上设置有：

现场可编程门阵列FPGA主控节点、FPGA传输节点、FPGA控制节点以及NAND Flash芯片阵列组；

其中：

所述FPGA主控节点、所述FPGA传输节点以及所述FPGA控制节点之间均通过SERDES高速互连总线相连；

所述FPGA控制节点的数量为多个，每一个所述FPGA控制节点连接多组所述NAND Flash芯片阵列组；

每组所述NAND Flash芯片阵列组包含多片NAND Flash芯片；

所述FPGA主控节点通过外部周边元件扩展PCI接口与外部PCI设备连接。

优选的，在上述存储板中，所述FPGA主控节点的数量为1个，所述FPGA传输节点的数量为1个，所述FPGA控制节点的数量为2个，其中：

每1个所述FPGA控制节点与8组所述NAND Flash芯片阵列组相连；

每组所述NAND Flash芯片阵列组包含8片NAND Flash芯片。

优选的，在上述存储板中，所述FPGA主控节点与每个所述FPGA控制节点通过1路SERDES高速互连总线相连；

所述FPGA传输节点与每个所述FPGA控制节点通过5路SERDES高速互连总线相连；

所述FPGA主控节点至少通过2路SERDES高速互连总线与所述FPGA传输节点相连。

优选的，在上述存储板中，每组所述NAND Flash芯片阵列组中的多片NAND Flash芯片共享控制总线和按位扩展数据总线。

优选的，在上述存储板中，所述FPGA传输节点挂载有基于四倍数据率内存技术的静态存取存储器QDR-SRAM以及基于第三代双倍速率内存技术的同步动态随机存取存储器DDR 3SDRAM。

优选的，在上述存储板中，所述FPGA主控节点采用可擦除可编程只读存储器EPROM配置方式。

优选的，在上述存储板中，所述FPGA传输节点与每个所述FPGA控制节点通过5路SERDES高速互连总线相连，其中：

连接所述FPGA传输节点与每个所述FPGA控制节点的所述5路SERDES高速互连总线中的4路SERDES高速互连总线用于传输所述外部PCI设备与所述NAND Flash芯片之间待传输的数据，另外1路SERDES高速互连总线用于传输NAND Flash芯片的命令字以及状态信息。

优选的，在上述存储板中，连接所述FPGA主控节点与所述FPGA传输节点的所述2路SERDES高速互连总线中的1路SERDES高速互连总线用于传输所述PCI与所述NAND Flash芯片之间待传输的数据，另外1路SERDES高速互连总线用于传输2个所述FPGA控制节点命令字以及状态信息。

优选的，在上述存储板中，每个所述FPGA控制节点均挂载有串行外设接口SPI Flash。

优选的，在上述存储板中，所述FPGA主控节点还通过COM BUS总线与所述FPGA传输节点相连。

本发明各FPGA节点之间通过SERDES高速互连总线进行通信，SERDES技术有以下优点：其线速范围为1Gbps～12Gbps，有效负载范围为0.8～10Gb，适用于高速，大容量数据的传输系统。本发明通过PCI接口以及各FPGA节点之间的SERDES高速互连总线实现大带宽数据的传输。