[发明专利]用于双重图样化设计的掩模偏移感知RC提取

说明书

本申请是2010年8月31日提交的标题为“Mask-Shift-Aware RC Extraction for Double Patterning Design”的美国专利申请第12/872,938号的部分继续，其内容结合于此作为参考。

技术领域

本发明涉及集成电路领域，更具体地，涉及用于双重图样化设计的掩模偏移感知RC提取。

背景技术

双重图样化是为光刻开发来增大部件密度的技术。通常，为了在晶片上形成集成电路的部件，使用光刻技术，该技术包括涂覆光刻胶并在光刻胶上限定图样。图样化光刻胶中的图样首先在光刻掩模中被限定，并且通过光刻掩模中的透明部分或不透明部分来实施。然后，图样化光刻胶中的图样被转印到被制造的部件。

随着集成电路持续的比例缩小，光学临近效应产生越来越大的问题。当两个独立的部件彼此太接近时，光学临近效应会使得部件相互短路。为了解决该问题，引入了双重图样化技术。接近的部件被分给相同双重图样化掩模组中的两个掩模，这两个掩模都用于露出相同的光刻胶。在每一个掩模中，与单个掩模中部件之间的距离相比，部件之间的距离增加，因此减小或基本消除了光学临近效应。

图1示出了传统双重图样化设计的流程。参照步骤110，确定集成电路的布局，并且提供用于布局的网络表。固定布局和网络表，因为已经确定了布局所涉及的所有多边形的尺寸和位置。通过固定的布局，可以估计涉及金属层中金属线变化的可能的后线(BEOL，back-end-of-line)变化(步骤112)。然而，基于固定的布局估计变化，因此具有固定值。接下来，在步骤114中，建立(寄生)电容模型来仿真集成电路的性能值，这涉及通过参照技术文件(techfile)计算金属线的电容。技术文件可以将金属线的电容存储为金属线之间间隔的函数以及金属线的宽度的函数。

在铸造厂接收布局设计之后，执行布局分解以例如根据双重图样化设计规则来分离金属线。执行光刻工艺来自晶片上实施布局。然而，已经发现，在仿真的性能值(步骤114)与根据实际晶片测量的性能值之间存在不匹配。一个原因在于，当执行光刻工艺时，在相同双重图样化掩模的两个光刻掩模之间可能具有相对偏移。然而，在性能值的估计中没有反映这种偏移。

发明内容

为解决上述问题，本发明提供了一种方法，包括：从非易失性计算机可读存储介质中检索集成电路设计的布局；根据布局生成多个双重图样化分解部，多个双重图样化分解部的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样；确定第一掩模和第二掩模之间的最大偏移，其中，最大偏移是用于在晶片上实施布局的制造工艺中的最大预期掩模偏移；以及对于多个双重图样化分解部的每一个，仿真最坏情况的性能值，其中，使用由最大偏移限定的范围内的掩模偏移来执行仿真步骤，以及其中，仿真步骤包括：根据图样之间的间隔计算图样的电容，其中，使用高阶方程式或分段方程式执行计算步骤，以及其中，高阶方程式将图样的电容表示为间隔的高阶函数，以及其中，分段方程式将电容表示为间隔的分段函数。

该方法还包括：比较多个双重图样化分解部的最坏情况的性能值；从多个双重图样化分解部中选择一个分解，其中，一个分解部的最坏情况的性能值在多个双重图样化分解部的最坏情况的性能值中是最好的；以及使用一个分解部来在晶片上执行双重图样化光刻步骤。

该方法还包括：生成技术文件，技术文件包括：作为图样之间的间隔的函数的布局中图样的电容；以及在间隔中改变的电容的电容敏感度，其中，在仿真多个双重图样化分解部的每一个的最坏情况的性能值的步骤中使用技术文件。

该方法还包括：从技术文件中检索初始电容；执行计算电容的步骤，以根据初始电容和掩模偏移中的一个生成新电容；以及使用新电容来计算集成电路设计的性能值，性能值对应于掩模偏移中的一个。

使用具有等于或大于2的阶次的高阶方程式来执行计算电容的步骤。

该方法还包括：从技术文件中检索高阶方程式的表征参数；以及使用从技术文件中检索的高阶方程式的表征参数来执行计算电容的步骤。

其中，使用分段方程式来执行计算电容的步骤。