[发明专利]同步数据处理系统和方法

说明书

技术领域

本发明大体上涉及数据处理系统，且更具体涉及同步数据处理系统中可靠数据传输。

背景技术

近年来，随着诸如微型计算机的数据处理系统的运行速度不断提高，诸如微处理器的外围设备以及诸如同步动态随机存取存储器(SDRAM)的存储器装置的运行速度也进一步提高，以便提升上述系统的性能。连接处理器和外围设备的总线的工作频率也进一步提高。但是，随着频率的提高，传输延迟和PVT变化在数据传输中变得日益明显。

通常，在同步数据处理系统中，在诸如存储器控制器和存储器装置的部件之间传输的数据信号和时钟之间存在相位差或时滞。这种相位时滞的发生归因于传输延迟以及处理、电压和温度(PVT)的变化。随着频率增加，会增大相位时滞，这会在读或写操作过程中导致错误的数据采样。

降低相位时滞的一种途径是采用锁相环(PLL)电路，从而改善数据采样。图1是具有PLL电路12的常规数据处理系统10的框图。数据处理系统10包括存储器控制器14和存储器模块16。存储器控制器14包括PLL电路12，其用于补偿存储器控制器14和存储器模块16之间传输的数据信号和时钟之间的任何相位时滞。

在操作中，存储器控制器14从时钟信号发生器(未示出)接收馈送至读和写数据缓冲器20和22的输入时钟信号(IP_CLK)18。存储器控制器14还产生用于存储器模块16的存储器时钟信号23。这里，在存储器控制器14和存储器模块16之间传输的数据信号(IP_DATA和MEM_DATA)通常由附图标记24和26表示。

如所示，存储器时钟信号(MEM_CLK)23在存储器控制器14和存储器模块16之间是半程回送的，且信号(CLK_IN)28中的时钟被馈送到PLL电路12以产生时钟输出信号(CLK_OUT)30。这种反馈机制改善了数据采样。因此，校准了存储器控制器14和存储器模块16观测到的时钟信号，由此在读和写操作过程中为数据传输提供一个全循环。虽然具有回送信号CLK_IN 28的PLL电路12改善了系统的数据采样，但是其局限性在于其仅在存储器控制器14和存储器模块16之间的传输延迟小于一个时钟周期时工作。

图2是用于图1中所示的数据处理系统10的数据读和写周期的时序图。在所示实施例中，存储器时钟信号和回送信号周期由附图标记50和52表示。存储器时钟信号和回送信号50和52是相位对准的。此外，在写操作过程中由存储器控制器14发送(launch)并由存储器模块16接收的数据信号由附图标记54和56表示。类似地，由存储器模块16传输并由存储器控制器14读取的数据信号分别由附图标记58和60表示。

在写周期中，在时钟信号52(与CLK_IN相位对准的IP_CLK)的正沿处，从写数据缓冲器22发送数据(IP_DATA)54，且其通过存储器模块16接收而作为MEM_DATA 56。在读周期中，在存储器时钟信号(MEM_CLK)50的正沿处，从存储器模块72发送MEM_DATA 58且其由存储器控制器14读取而作为IP_DATA 60。

如图所示，PLL电路12不能在传输延迟为大约一个时钟周期或更大时，在写和读周期过程中对相位时滞进行补偿，如附图标记62和64所示。不幸的是，这会导致错误的数据采样。

此外，PLL电路占据电路板上的大面积区域，且其通常设计用于预定频带，且这种PLL电路的特性是缓慢的(tedious)，且如上所述，易受变化的PVT情况的影响。

因此需要一种数据处理系统，其能在已知变化的传输延迟和PVT情况下保证可靠的数据传输。

附图说明

通过举例的方式说明本发明，且本发明并不限于附图所示的实施例，其中，相同的附图标记表示类似的元件。出于简化和清楚的目的，附图中所示的元件不必按比例绘制。例如，出于清楚的目的，层和区域的厚度可被放大。

图1是具有PLL电路的常规数据处理系统的框图；

图2示出用于图1的数据处理系统的数据读和写周期的示例性时序图；

图3示出根据本发明一个实施例的同步数据处理系统的示例性构造；

图4示出用于图3中的同步数据处理系统的数据读和写周期的示例性时序图；

图5示出图3中所示的同步数据处理系统的另一示例性构造；

图6是示出根据本发明、利用图3的同步数据处理系统来采样分组化数据的方法的流程图；以及

图7是示出根据本发明、利用图5的同步数据处理系统来采样具有有效信号的数据的方法的流程图。

具体实施方式