[发明专利]乘加器

说明书

技术领域

本发明涉及一种乘加器，尤其涉及一种可以根据操作数的位宽配置资源的乘加器。

背景技术

随着FPGA芯片容量的提高和工艺的发展，很多FPGA都预先设计并内嵌了硬件乘加器(MAC IP)。如果用户需要实现多位二进制的乘法，加法或者累加操作，为了避免占用大量的可配置逻辑和路由资源(PLB)，往往都通过调用此硬件乘加器模块(MAC IP)来实现。例如，若需要并行实现4个8*8bit的乘累加操作，用户可在代码中例化4个MAC IP实现。这种方法很好，用户不用担心MAC IP的实现功能是否准确，同时也节约了较多的可配置资源。但现有的FPGA MAC IP在设计时，由于事先无法得知用户的具体应用中操作数的位宽，往往都采用了较长的且固定位宽的设置(例如xilinx Spartan-3A中采用了18bit)，这种MAC IP的设计方案在输入的操作位数宽数较少的情况下，同样也占用了较多的IP资源，资源利用效率低。

由于FPGA内嵌了硬件乘加器，所以FPGA在数字信号处理系统方面的成本和功耗性能已经接近专用的DSP处理器。在实现中，不同系列芯片中，FPGA内嵌的硬件乘加器特点略有不同，但为了覆盖大部分的应用情况，从整体而言，往往将缺省的操作位数宽设置的比较长，即乘法器的规模比较大。如18*18bit，都能完全准确的输出36bit结果，累加运算也可以扩展到40bit以上。

图1为现有的乘加器的示意图，如图所示：

乘法功能：18*18bit乘法操作，具有完全准确的36bit输出结果。

预置数功能：当sload有效时，可将load[39:0]直接置位到输出寄存器中，并输出；

加法功能：可实现最大40bit的加法操作，其中一个操作数来自于乘法器的输出，另一个来自于输入Z[39:0]；

累加功能：可将乘法器的输出随时钟节拍进行内部累加，并在适当的节拍时输出。这种模式可方便的应用于FIR Filter实现中；

另外，一些MAC IP也包含Pre-Adder功能。

现有技术的缺陷如下：

资源利用效率低，对于一个乘法累加器，即乘加器资源，如果只使用了其少数的低位资源，则剩余的高位资源就不能再被使用了，资源利用效率低。

运算速度慢。如果仅需要实现一个小位宽的操作，上述结构中，还是需要计算18bit与18bit的乘法，内部的累加还是必须进行40bit的累加，直到输出结果。这极大的影响了小位宽输出情况下的性能。乘加器是DSP的基础器件，其性能的优化是至关重要的。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种乘加器，可以在节约资源的情况下，快速的完成处理操作。

为实现上述目的，本发明提供了一种乘加器，所述乘加器包括两个子乘加器，每个所述子乘加器具体包括：

部分积产生器，用于对小于第一位数阈值的乘数和小于第一位数阈值的被乘数相乘，获得部分积数据；

部分积压缩器，用于对所述部分积数据进行压缩处理，获得部分积压缩数据；

累加压缩器，用于对所述部分积压缩数据，以及加法数据做累加处理，获得求和数据。

本发明的乘加器可以实现1个18*18bit(或以下)或2个并行9*9bit(或以下)的乘加处理，资源利用率高；在操作数较大位宽时提高了运算速度；在操作数较小位宽时，提高了资源的利用率。

附图说明

图1为现有的乘加器的示意图；

图2为本发明乘加器的示意图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

本发明的乘加器(MAC IP)，在占用资源相同的情况下，通过灵巧的配置输入操作数的位置，可实现一个第一位数阈值(第一位数)，如18*18bit(含以下)且带40bit累加的操作，也可实现2个并行的第二位数阈值(第二位数)，如9*9bit(含以下)且带20bit累加的操作，支持有符号数或无符号数。

在MAC IP中，为了节约面积和提高运算速度，采用了Modified Radix-4booth Multipliers算法，同时在部分积(Partial Product)累加时，充分利用了算法中的压缩技巧，将压缩任务分配给两个压缩器并行实现，提高了运算速度。另外，在相同的IP资源上，实现了1个18*18bit或两个9*9bit的MAC IP，提高了资源利用率。