[发明专利]一种采用跳跃进位链的集成电路

说明书

技术领域

本发明涉及集成电路领域，尤其涉及一种FPGA中的进位链。

背景技术

有许多应用要求集成电路具有可编程或可配置的互连网络。一个这样的应用是现场可编程逻辑门阵列(Field programmable gate array，简称FPGA)，其中，逻辑门通过可配置的互连网络而彼此连接。作为独立芯片或系统中核心部分起作用的FPGA已经广泛被应用于大量微电子设备中。

在FPGA的设计当中，进位链是一种很常见的结构，用于实现加法、减法等基本运算。大部分FPGA的进位链均采用主流的脉动进位链(ripple carry chain)，每一级的进位输出都依赖于前一级的进位输出，该进位链的特点是结构简单，便于实现，但当用户设计的加法或减法位宽很大时，会导致进位链很长，延时较大。

由于FPGA的应用越来越广泛和功能越来越强大，其所容纳的逻辑单元或逻辑块也越来越多，延迟现象越来越成为需要特别关注的问题。

发明内容

本发明实施例提供一种能够克服上述问题的集成电路。该集成电路包括多个具有进位功能的查找表单元，跳跃进位输入单元和跳跃输出单元；其中，跳跃进位输出单元根据所述多个查找表单元的输出结果产生选择信号，用于跳跃进位输入单元选择输入进位信号和多个查找表单元所产生的进位信号之一作为进位信号。

优选地，跳跃进位输入单元从查找表单元所在逻辑单元的进位输入、来自其它逻辑单元的进位信号和来自其它逻辑单元的跳跃进位信号中选择一个作为进位链的输入信号。

优选地，查找表单元包括查找表、多路选择器和异或门；查找表的输出端连接至异或门的第一输入端和多路选择器的选择控制端；多路选择器的第一输入端和异或门的第二输入端连接至进位信号输入端；多路选择器的第二输入端连接至查找表的第一输入端。进一步优选地，多路选择器的第二输入端还耦合至另一个查找表单元的输出端。

本发明实施例将跳跃进位链结构引入诸如FPGA的集成电路设计当中，可以避免出现很长的进位链，有效的减少进位链的延时。本发明实施例的跳跃进位对于加减法性能的提升以及系统总体性能的提升都有很重要的意义。

附图说明

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。附图中，

图1示意了拥有平铺式(Tile-based)可编程逻辑及互连单元的系统的结构图；

图2所示为基本逻辑单元LE的基本组成结构图；

图3示意了本发明的跳跃进位(carry skip)的基本原理；

图4为LE的跳跃进位链；

图5为带进位链结构的LUT4C的基本结构示；

图6是跳跃进位链的详细结构示意图；

图7为通过跳跃进位链(carry skip chain)实现12位加法的一个实例及其关键路径的分析示意图；

图8所示为通过跳跃进位链实现16位加法的一个实例及其关键路径的分析示意图；

图9为通过进位链实现多位与功能的结构图示意图。

具体实施方式

图1示意了拥有平铺式(Tile-based)可编程逻辑及互连单元的系统的结构图。如图1所示，该系统包括：可配置逻辑阵列(Configurable logic array)、嵌入式乘加器(MAC)、嵌入式存储器(EMB)、锁相环(PLL)及输入输出IO等。在一些片上系统(SOC)中还可以包含：嵌入式处理器(ARM/8051/MIPS)、代码数据存储器(SRAM/Flash)等。

图中局部放大部分所示为典型的Tile-based的可编程逻辑及互连结构。这种tile-based的可编程逻辑及互连结构是由基本的tile单元：PLB(programmable logic block，可编程逻辑块)组成。PLB由基本逻辑单元(LE)和基本互联单元(xbar)组成。其中LE由例如4个LP(Logic Parcel，逻辑片)组成。以PLB为基本单元可以组合为任意大小的可编程逻辑阵列；外加一些特殊功能的IP，如嵌入式的存储器(EMB)，嵌入式乘加器(MAC)，特殊功能的IO，可以组成一个典型的FPGA系统。

图2为基本逻辑单元LE的基本组成结构图。LE由例如4个LP(Logic parcel，逻辑片)，跳跃输入单元(carry skip in)，跳跃输出单元(carry skip out)及LBUF组成。