[发明专利]具有嵌埋的低介电系数金属化的半导体器件

说明书

技术领域

一般而言，本发明系关于复杂的集成电路，且尤系关于具有嵌埋的低介电系数金属化的半导体器件。

背景技术

在现代的超高密度集成电路中，器件特征的尺寸已稳定地减小，以增强该半导体器件的效能及该电路的整体功能性。然而，为了因应特征尺寸的持续缩小，特定的与尺寸有关的问题遂浮出台面，这些问题至少可部分地抵销单单通过简单的尺寸减少便可获得的好处。一般而言，举例来说，电路组件(例如，MOS晶体管及类似者)可因该晶体管组件的减小的沟道长度，而导致较优的效能特性，从而产生较高的驱动电流能力及增强的切换速度。然而，在减小沟道长度时，邻近晶体管之间的间距也会同样地减小，从而限制该导电接点组件(例如，提供电性连接至该晶体管的那些组件，像是接点通孔及类似者)的尺寸，该导电接点组件可设置在该可用的芯片区域(real estate)内。因此，导电接点组件的电阻在该整体晶体管设计中，会变成有意义的议题，这是由于这些组件的截面积也类似地减小。此外，该接点通孔的截面积，连同它们所包含的材料的特性，可对这些电路组件的有效电阻及整体效能产生有意义的影响。

因此，改进各种金属化系统的功能性及效能，在设计现代半导体器件中，已经变得重要。这种改进的一个范例是在集成电路器件中增强使用铜金属化系统、及在这种器件中使用所谓的“低介电系数”介电材料(具有小于3的介电常数的材料)。相较于例如使用钨作为导电线及通孔的习知金属化系统，铜金属化系统展现改进的电性导电性。使用低介电系数介电材料也倾向通过降低串音而改进讯号噪声比(S/N比)(相较于具有较高介电常数的其它介电材料)。然而，使用这种低介电系数介电材料可能会产生问题，这是因为相较于一些其它介电材料，它们倾向较无法抵抗金属迁移。

图1为例示的半导体器件100(也就是例示的eDRAM(嵌埋式动态随机存取内存)器件，为了讨论的目的)的简化和示意的截面视图。如此处所绘示的，该eDRAM是形成在基板102中及上，并且，一般而言，它包含逻辑区域104(各种逻辑器件可形成在逻辑区域104)及内存数组106(各种内存组件可形成在内存数组106)。该逻辑区域104及该内存数组106被隔离结构(例如，例示的沟槽隔离结构108)加以分离。该内存数组106至少包含复数个示意地绘示的电容器110(例如，单侧式电容器)，该电容器110是电性耦接至板接点111。该电容器110是形成在非低介电系数介电材料(具有大于3的介电常数的材料)层112中，例如，二氧化硅，其是形成在该基板102的表面上方。至该器件的该逻辑区域104的电性连接通常是通过延伸长度接点114所制造。在图1中所绘示的实施例中，该内存数组106中的该电容器110是在形成该延伸长度接点114之前形成。

蚀刻停止层116是形成在该层112上方，并且，形成含铜金属化组件(例如，金属线118及通孔120)，以提供电性连接至该逻辑区域104及该内存数组106。该含铜金属化组件是形成在介电材料层122中，该介电材料层122通常包含低介电系数材料，以增强该含铜金属化组件的效能。一般而言，该延伸长度接点114包含导电材料(例如，钨)。该延伸长度接点114的深宽比(aspect ratio)通常非常高，并且可为15-20的级数。这种高深宽比开口无法被铜稳定地填充。此外，在不容易以任何材料填充高深宽比开口的情况下，该延伸长度接点114的该开口的深宽比倾向于限制该内存数组106中的该电容器110的高度。

图1中所绘示的该例示器件100有数个不希望的态样。首先，相较于如果铜是用于该延伸长度接点114则该器件100将如何操作，使用非铜延伸长度接点114可降低该器件100的操作效率。此外，在该层112中使用较高介电系数介电材料(当其相关于该电容器110的效能时，其倾向提供帮助)，倾向对该器件110的讯号噪声比造成伤害。

本发明是关于避免或至少降低以上所确认的一个或多个问题的效应的方法及器件。

发明内容

下文呈现本发明的简化概要，以为了提供此处所揭露的一些态样的基本了解。此概要并非该发明的详尽综述，也不打算确认此处所揭露的标的的关键或重要组件。它的唯一目的是在简化的形成呈现一些态样，以作为接下来所讨论的更详细描述的序文。