[发明专利]非阻塞协处理器接口方法和系统

说明书

技术领域

本发明提出了一种协处理器接口方法和系统，特别是一种非阻塞式的协处理器接口方法和系统。

背景技术

在基于微处理器的系统中，协处理器通常用于协助主处理器完成特定操作，对提高系统的工作性能起到重要作用。而协处理器与主处理器之间的接口方式，决定了主处理器和协处理器之间的通信延迟，数据通量等性能，同时也是系统整体性能的瓶颈之一。

现有的协处理器接口主要包括阻塞式协处理器同步接口和寄存器触发式协处理器异步接口。

阻塞式协处理器同步接口的原理是，当需要应用协处理器时，主处理器向协处理器发出启动指令，协处理器根据该指令进行操作，在协处理器操作期间，主处理器的指令流水线停止工作并等待协处理器的操作结果，协处理器完成操作之后向主处理器返回操作结果，此后主处理器继续进行后续操作。ARM的浮点协处理器接口就是典型的阻塞式协处理器同步接口。这种接口的优点在于使得主处理器和协处理器硬件交换信息效率较高。但是，由于这种接口采用了“阻塞方式”，即主处理器和协处理器处于同一线程，在协处理器指令尚未完全结束之前主处理器需停止工作并等待，因此影响了主处理器的运行效率。

寄存器触发式协处理器异步接口的原理是，主处理器将协处理器的启动指令映射至外部寄存器，协处理器读取外部寄存器中的指令并进行操作，在协处理器操作期间主处理器继续工作，协处理器完成操作之后，将结果返回外部寄存器，主处理器通过读取外部寄存器来获得该结果。芯片设计者自行设计的专用接口多采用这种异步接口方式。这种接口的优点是使得协处理器和主处理器在不同的进程中工作，主处理器不再等待协处理器，并且这种接口能够支持多个协处理器并行运行，从而提高了系统性能。然而，这种接口的缺点在于依赖于外部寄存器的读写，而外部寄存器读写访问通常延迟大，通量低，对寄存器的访问通常需要几十甚至上百个时钟周期，每次通常只能访问16位或32位。并且对寄存器的访问本身是“阻塞式”的，也就是说，在访问寄存器期间，主处理器和协处理器都停止工作，这使得寄存器的访问速度和通量成为了主处理器和协处理器之间通信的瓶颈，因此这种接口不适合主处理器和协处理器之间有较多交流的应用场合。

发明内容

本发明的目的在于提出一种非阻塞协处理器接口方法和系统，来克服现有的协处理器接口的上述问题。本发明的协处理器接口方法和系统既具有高效率信息交换能力，同时也具有多线程能力和高度并行的优点。

根据本发明的一个方面，提出了一种非阻塞协处理器接口方法，其特征在于，该方法包括以下步骤：

由主处理器向协处理器发送调用指令，并且在发送完成后主处理器继续执行后续指令，根据该调用指令获得协处理器的操作参数；

协处理器根据所述操作参数执行操作；

协处理器在操作完成后将操作结果存储在协处理器内部寄存器中；

当主处理器需要协处理器的操作结果时，由主处理器向协处理器发出返回指令，并根据该返回指令获得返回参数；

协处理器根据所述返回参数将协处理器内部寄存器中存储的操作结果写入外部寄存器；

主处理器读取该外部寄存器中的操作结果。

优选地，存在多个协处理器，并通过包含在调用指令中的协处理器ID来区分各个协处理器。

优选地，主处理器对每个协处理器发出的每次调用指令均需依次发出返回指令。

优选地，每个协处理器只处理最近一次收到的调用指令。

优选地，协处理器通过极宽总线同时对多个寄存器进行读写。

根据本发明的另一方面，提出了一种非阻塞协处理器接口系统，其特征在于，该系统包括：

主处理器，其输出端连接至少一个参数寄存器及至少一个协处理器，该主处理器向协处理器发送调用指令，并且在发送完成后继续执行后续指令，当主处理器需要协处理器的操作结果时，由主处理器向协处理器发出返回指令；

至少一个参数寄存器，每个参数寄存器的输入端分别连接至主处理器和数据总线，每个参数寄存器的输出端连接至协处理器，所述参数寄存器根据主处理器发出的调用指令从所述数据总线读取操作参数以提供给协处理器，并根据主处理器发出的返回指令从所述数据总线读取返回参数以提供给协处理器；

至少一个协处理器，根据所述操作参数执行操作，所述协处理器包括内部寄存器，协处理器在操作完成后将操作结果存储在所述内部寄存器中；

外部寄存器，协处理器根据所述返回参数将协处理器内部寄存器中存储的操作结果写入该外部寄存器；主处理器读取该外部寄存器中的操作结果。