[发明专利]一种优化的BCH解码器

说明书

技术领域：本发明属于纠错控制编码的技术领域，主要涉及BCH解码器的优化，可用于闪存控制器、数字视频广播系统、空间通信等应用场合。

背景技术：

与非闪存(nand flash memory)是一种非易失(non-volatile)的存储芯片，在功耗、速度、散热等方面具有明显的优势，广泛用于消费电子产品和便携式存储等领域。随着工艺的进步和新的接口标准推出，闪存的存储速度得到极大的提高，目前推出的ONFI3.0标准已经支持400MB/s的存储速度。据预计，基于闪存的固态硬盘(SSD)，也会代替机械硬盘，成为数据存储的主流发展方向。

根据每个浮栅存储的信息比特数，闪存可分为单层单元SLC(Single Layer Cell)、多层单元MLC(Multi-Level Cell)两种。相比于SLC，MLC存储密度大，成本低，但误码率较高，需要差错控制编码(ECC)支持，例如，美光(Micron)的MT29F32G08CBABA系列要求每540字节12比特的纠错能力。BCH码是闪存控制器中常用的差错控制编码。BCH码是循环码的一个重要子类，有着严密的代数理论，其编码相对简单，而译码可分为伴随子计算、关键方程求解、钱搜索验根、纠错四个步骤。

在BCH编解码的各个环节，关键方程求解是技术难点。Dilip V.Sarwate等人在《High-speed architectures for Reed-Solomon decoders》一文中推导出riBM算法和RiBM算法，解决传统的iBM算法硬件实现时速度问题，改善时序，除去不必要的逻辑。对纠错能力为T的RS码，riBM算法硬件实现时需要3T个加法器、6T个乘法器，迭代延迟为2T个时钟周期，相对于欧几里德算法面积更优化。在这两种算法的基础上，又衍生出其它算法，例如采用叠层(FOLDER)形式复用逻辑等。

发明者注意到，riBM、RiBM算法是针对RS码提出的通用算法，如果不加修改使用在BCH码上，会忽略BCH码许多特有的性质，造成硬件资源的浪费。在闪存控制器中，ECC纠错能力强，硬件消耗大，成为设计的瓶颈，所以面积上的优化非常重要。

本发明在riBM算法的基础上，利用BCH码的特性，提出优化的关键方程求解算法和硬件实现方案，面积和译码的迭代延迟均减小为1/2，从较高层次上解决闪存控制器中ECC逻辑的技术难点；此外，电路实现时逻辑对称、规则，结构清晰，一方面有利于采用叠层的方式在逻辑复杂和译码延迟上权衡，另一方有利于VLSI后端布局布线。

发明内容：

本发明设施提供了一种闪存控制器中BCH解码器的设施和装置，能够占用较少的硬件资源，完成BCH的解码过程。

为达到上述目的，本发明采用的技术方案有：

对纠错能力为T比特的BCH码，解码过程采用如下的方法：读取闪存信息，存储到FIFO中，根据读取信息只计算前2T-1个伴随子，不需要计算第2T个伴随子；关键方程求解，即根据伴随子利用迭代算法计算错误位置多项式；根据错误位置多项式通过钱搜索(Chien Search)验根决定错误位置；对错位位置上的错误信息取反纠错，得到闪存中纠正信息。图1是解码的流程图。其中，关键方程求解采用的优化的riBM算法，输入信息是接收信息的伴随子S_i(i＝0，1，……，2T-2)，求解主要流程包括：首先在零次迭代下根据伴随子设置差值多项式(表示小于等于T/2的最大整数)及具辅助多项式的系数初值，达代系数κ为0，迭代限制条件γ为1；其次根据设定的初始值迭代T次，每次迭代更新差值多项式系数、辅助多项式系数、迭代系数、迭代限制条件；在迭代完毕后输出最终的错误位置多项式系数λ₀，λ₁，……，λ_T。图2是关键方程求解的流程图。

在关键方程求解算法中，发明人在riBM算法的基础上做了三点优化：一是在riBM算法中，对BCH码，奇次迭代时差值多项式系数δ₀(r)≡0，奇偶两次迭代可以合并为一次迭代；二是对BCH码，错误位置的信息的纠正值必定为1，可以除去riBM算法中的求纠正值多项式的部分；三足第r次迭代时，错误位置多项式Λ(x)＝∑λ_ixⁱ为次数不超过的多项式，可以去除冗余的存储单元。基于以上三点优化，可以使求解的延迟和逻辑复杂度分别减小为1/2，优化后的算法伪代码描述如下：

为小于等于的最大整数