[发明专利]减少数字控制振荡器的输出信号中的信号边沿抖动的方法和装置

说明书

技术领域

本发明涉及按照独立权利要求的用于减少数字控制振荡器的输出信号中的信号边沿抖动的方法和装置、以及计算机程序产品。

背景技术

振荡器应用在许多信号处理领域中。通过二进制数字信息的传播，数字控制振荡器的应用得到进展。因为二进制信号不含有两个信号状态之间的中间状态，所以模拟信号的逼真的再现仅可以经由适当高的采样速率实现。该采样速率经由可激励的、能振荡的系统（例如微型机械振荡器或环形振荡器）的谐振频率来控制。对此，大多数需要将谐振频率降到较低的频率。

在将输入频率降低到所期望的输出频率情况下，不期望的副效应可能导致信号的干扰。如果输入频率与输出频率的比例不是整数的，那么可能输出带有边沿起伏的输出频率。于是这导致相位噪声、所谓的抖动。

尤其是锁相环(Phase Locked Loop，也称为PLL)广泛应用在消息、调节和测量技术中。信号的解调/调制、时钟恢复或与可能平息（verrauscht）的、可变频率的输入信号同步地对PLL输出频率的自动跟踪是典型的应用例子。后者也应用在传感技术领域、例如在微型机械振荡器或转速传感器中。分析电子装置的处理时钟经由PLL由微型机械振荡器或转速传感器的基波振荡推导出。由此能够高效地设计滤波器和调节回路。在集成电路中纯数字PLL特别是允许空间高效的（fl?cheneffizient）实现。鉴相器、环路滤波器和数字控制振荡器(NCO)由数字逻辑块构建。例如石英振荡器或集成在电路上的环形振荡器产生NCO的基本时钟f_osc。 

一个或多个累加器能够作为数字控制振荡器(NCO)使用，所述一个或多个累加器将(例如与相位误差有关的)计数器增量相加。如果预给定的阈值被超过，计数机构溢出并且加法从头（von vorn）开始。计数器经过表示在NCO的输出端处的时钟周期。因为阈值通常不是计数器增量的整数多倍，所以在溢出情况下产生余数，其在下一经过中在带有进位(übertrag)继续使用的累加器情况下被一同接受或者被一同考虑。PLL的输出时钟(以下称为系统时钟)由此仅平均地耦合到输入信号上。各个时钟周期在其长度上可以以1/f_osc变化，这称为相位抖动。

US 2008/0069284 A1描述了一种用于使数字控制振荡器的输出信号平滑的方法。在此，输出信号的相位误差被测定并且在可控制的延迟模块中被减少，以便获得经平滑的输出信号。

发明内容

以此为背景，利用本发明介绍按照独立权利要求的一种方法、此外一种应用该方法的装置以及最后相应的计算机程序产品。有利的扩展方案从相应的从属权利要求中和以下描述中得出。

本发明提供了用于减少数字控制振荡器的输出信号中的信号边沿抖动的方法，其中该方法具有以下步骤：

通过第一累加器提供第一累加器输出信号，该累加器构成为用于处理输入信号，其中该第一累加器在溢出情况下继续使用进位，并且通过第二累加器提供第二累加器输出信号，该第二累加器构成为用于处理输入信号，其中该第二累加器在溢出情况下丢弃进位；

在数字控制振荡器的输出端处输出第二累加器输出信号；和

在使用第一累加器输出信号情况下使第二累加器同步化。

此外，本发明提出了用于调节锁相环的方法，其中该方法具有前述方法的步骤并且具有将在数字控制振荡器的输出端处输出的信号与输入信号耦合的步骤。

此外，本发明提供了用于减少数字控制振荡器的输出信号中的信号边沿抖动的装置，其中该装置具有以下特征：

第一累加器，其构成为在溢出情况下继续使用进位，并且其中第一累加器构成为在使用输入信号情况下在输出端处提供第一累加器输出信号；

第二累加器，其构成为在溢出情况下不继续使用进位并且其中第二累加器构成为在使用输入信号情况下在输出端处提供第二累加器输出信号；和

用于将第二累加器与第一累加器同步化的设备。

此外，本发明提出了具有以下特征的锁相环：

用于对输入信号与反馈信号进行相位比较的设备；

用于过滤所比较的输入信号的设备；

带有前述装置的数字控制振荡器；和

用于将前述装置的输出信号反馈给用于相位比较的设备的设备。

此外，本发明提供了转速传感器，其构成为在使用前述装置情况下测定转速。