[发明专利]形成绝缘体上Ⅲ/Ⅴ族上锗结构的方法

说明书

技术领域

本发明涉及实现高迁移率沟道晶体管的形成的绝缘体上半导体(SeOI)结构的领域。更具体地说，本发明涉及制造这样的结构的改进方法。

背景技术

在过去四十年中，微电子技术能够缩小其基本元件(即，晶体管)的尺寸并因而增加电路中的晶体管的密度，以及提高每个晶体管的性能。已发现该增加遵循非常熟知的称为“摩尔定律”的指数曲线。对于该曲线的第一部分，性能增加直接得自晶体管的尺寸的减小，但在最近的十年，高性能的基于硅的CMOS(“互补金属氧化物半导体”)技术已经严重依赖于晶体管级别的材料创新以维持每一代的性能趋势。

材料创新的一个方面是增加硅晶体中的应力以提高载流子迁移率并因而达到高的电流密度，这直接导致电路的更高性能。对于最近的几代，这方面已经到达其极限，因此现在难以设想继续施加更多应力或者即使施加更多应力迁移率增加也已经饱和。然而，仍然存在通过载流子迁移率增益获得更多性能的需要。

场效应型晶体管依赖于电场来控制半导体材料中的一种类型的电荷载流子的沟道的形状以及因此控制其传导率。期望新的高迁移率材料代替这样的晶体管的沟道中的硅。对于NFET(“N型场效应晶体管”)研究最多的高迁移率材料是III/V族材料，并且具体地说是GaAs和InGaAs。对于PFET(“P型场效应晶体管”)通常预期纯Ge或SiGe合金。

然而，制造包括这样的新材料的结构，特别是绝缘体上半导体(SeOI)结构仍然存在问题。

SeOI结构包括埋入的绝缘层上的一个或多个半导体材料的薄层，其覆盖一般由硅制成的支撑基板。但是，一边上的硅和在另一边上的GaAs或InGaAs是具有不能容易匹配的非常不同的晶格参数的晶体材料。因此在硅基板上生长的InGaAs的层呈现极大地降低性能的晶体缺陷、错配和位错，除非从硅基板上生长很厚的缓冲层以缓和晶格参数的大的差异，这是耗时并且昂贵的。

存在更兼容的支撑基板，例如由GaAs或InP制成的支撑基板，但是这样的替代基板是昂贵的，并具有受限的直径(相比于300毫米的硅晶圆，InP晶圆能达到150毫米)。

所有这些方案不适于高产率的微电子制造。

而且，从硅到高迁移率材料转换表示具有用于N和P-FET的两种不同的SeOI结构，而硅能实现二者。

最后，形成具有注入的源极和漏极的传统III/V族晶体管存在另一主要的障碍。确切地说，晶体管需要三个电极，其中的两个是与FET中的半导体材料的连接点(在源极和漏极处)。但是，由于不可能修复的掺杂注入缺陷，与III/V族材料的金属接触呈现高电阻，这也降低了性能。

出于所有这些原因，随着时间推移，硅仍是优选的材料。

因此，需要形成实现具有低接入电阻源极和漏极接触的III/V族高迁移率沟道晶体管的高产率制造的SeOI结构的方法。

发明内容

出于这些目的，本发明提供一种形成包括III/V族材料的半导体层的绝缘体上半导体结构的方法，其特征在于，该方法包括以下步骤：

(a)在施主基板上生长松弛锗层；

(b)在锗层上生长至少一个III/V族材料层；

(c)在松弛锗层中形成解理面；

(d)将施主基板的解理部分转移到支撑基板，解理部分是施主基板在解理面处解理的、包括所述至少一个III/V族材料层的部分。

由于该结构由硅支撑基板实现，因此能够制造产业级的300毫米晶圆。高产量、低成本生产是可能的。

此外，Ge层能够用于形成低电阻接触，因为已知Ge-III/V族异质结是非肖特基类型(在结处没有出现势垒)。源极和漏极然后被注入Ge层中。

本发明的优选的非限制特征如下：

·III/V族材料是InGaAs；

·施主基板由硅制成；

·生长松弛锗层的步骤(a)包括：在施主基板上生长晶格适应的锗化硅缓冲层的前子步骤(a1)，松弛锗层生长在锗化硅缓冲层上；

·在松弛锗层中形成解理面的步骤(c)包括：在至少一个III/V族材料层上和/或在支撑基板上形成绝缘层的前子步骤(c1)；

·形成绝缘层的步骤(c1)包括对支撑基板进行热氧化；

·形成绝缘层的步骤(c1)包括在至少一个III/V族材料层上沉积氧化物层；

·在锗层上生长至少一个III/V族材料层的步骤(b)包括：在至少一个III/V族材料层上形成薄硅层的后子步骤(b1)；

·支撑基板是包括绝缘层的绝缘体上硅结构。