[发明专利]制造半导体器件的方法

说明书

技术领域

本发明涉及一种制造半导体器件的方法，其中改进了电容器的结构，以保证电容器的电容量，并且减小了电容器的高度，以防止产生电容器倾斜或桥接不良的缺陷，从而简化了半导体器件的制造工艺，以便能够更加稳定地制造半导体器件。

背景技术

对于诸如动态随机存取存储器(DRAM)等半导体器件来说，需要随着集成度的提高相应地减小半导体器件所占的面积，同时保持或提高静电电容量程度。已知多种在有限的面积内保证大量单元静电电容量的方法；例如，使用高介电材料作为介电膜、减小介电膜的厚度、增大下电极的有效区域等。然而，使用高介电材料需要时间和材料投资，例如：新装置或设备的引入，验证介电膜的稳定性和生产率的需求，后续工艺的低温处理等。因此，增大下电极的有效区域具有如下优点：可以连续地使用常规介电膜以及使制造工艺的实施变得相对容易。基于上述优点，增大下电极的有效区域已经被广泛地应用在实际制造工艺中。

目前，存在有多种公知的增大下电极的有效区域的方法，例如：以三维(3D)结构(诸如筒形或鳍形)的形式构造下电极的方法，在下电极上生长半球形颗粒(HSG)的方法，增加下电极的高度的方法等。具体地说，生长HSG的方法可能会产生在保证下电极之间至少预定水平的临界尺寸(CD)方面所预料不到的问题，并且可能由于不常见的HSG脱落而在下电极之间产生桥接的问题，从而上述HSG生长方法难以应用在基于0.14μm或更小的设计规则的半导体器件上。因此，一般来说，为了增加单元静电电容量，已经广泛地采用以3D结构的形式构造下电极和增加下电极的高度的多种方法。这些方法的代表性实例是形成筒形下电极或堆叠形下电极的方法。

具体地说，形成筒形下电极的常规方法需要包括下述工艺：从下电极的外周部分移除牺牲绝缘膜，以及在下电极上沉积介电膜。在这种情况下，包含在介电膜中的介电材料不仅被沉积在下电极上，而且被沉积在相邻下电极之间，使得所有的单元能够共享介电材料以及在介电材料上方形成的上电极。假设这些单元共享并使用该介电材料，则所有下电极间的电容(存储电容)可能发生干涉或失真。

如上文所述，为了使单元电容量达到最大而提高常规筒形下电极的刷新特性，则每个下电极的高度增加，并且下电极触点插塞之间的间隔变小。结果，在下电极之间产生桥接的问题，并且难以保证下电极触点插塞与下电极之间的接触区域。

发明内容

本发明的目的在于提供一种制造半导体器件的方法，该制造半导体器件的方法能够大致地消除因现有技术的局限和缺点而产生的一个或多个问题。

本发明涉及一种制造半导体器件的方法，其中改进了电容器的结构，以保证电容器的电容量，并且减小了电容器的高度，以防止产生电容器倾斜或桥接不良的缺陷，从而简化了半导体器件的制造工艺，以便能够更加稳定地制造半导体器件。

根据本发明的一个方面，提供一种半导体器件，所述半导体器件包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上方；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上方；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上方；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上方。

所述第二存储节点触点插塞可以形成为与相邻的第二存储节点触点插塞不重叠。

所述第三存储节点触点插塞的尺寸可以小于所述第二存储节点触点插塞的尺寸。

所述第三存储节点触点插塞可以形成在所述第二存储节点触点插塞上，其中，一个第三存储节点触点插塞沿着与位线平行的方向布置在每个第二存储节点触点插塞上处于相同位置处。

所述第三存储节点触点插塞可以形成在所述第二存储节点触点插塞上，其中，一个第三存储节点触点插塞沿着与位线垂直的方向布置在每个第二存储节点触点插塞上处于不同位置处。

所述下电极在长轴方向上的长度可以比所述第三存储节点触点插塞在长轴方向上的长度长。

所述第二存储节点触点插塞可以形成为正方形或长方形。

所述第二存储节点触点插塞的宽度可以大于所述第一存储节点触点插塞的宽度。

所述第三存储节点触点插塞可以形成为岛型。

根据本发明的另一方面，提供一种制造半导体器件的方法，所述方法包括：在半导体基板上形成孔型的第一存储节点触点插塞；在所述第一存储节点触点插塞上形成接垫型的第二存储节点触点插塞；在所述第二存储节点触点插塞上形成杆型的第三存储节点触点插塞；以及在所述第三存储节点触点插塞上形成杆型的下电极。