[发明专利]在去除栅极结构中的伪层期间减少介电损耗的等离子体掺杂

说明书

相关申请的交叉参考

本申请涉及于2010年11月8日提交的名称为“形成超浅结的机制”的美国专利申请第12/941,509号，和名称为“用于浅沟槽隔离(STI)的掺杂氧化物”的美国专利申请第13/012,948号，其全部内容结合于此作为参考。

技术领域

本发明涉及一种制造用于半导体器件的栅极结构的机制。具体地，本发明涉及一种制造置换栅极结构的机制。

背景技术

在某些IC设计中，因为技术节点的缩小，期望通过金属栅电极替换典型的多晶硅栅电极，从而通过减小的部件尺寸来改善器件性能。设置金属栅极结构(例如，包括金属栅电极而不是多晶硅)提供了一种解决方案。把形成金属栅叠层的一种工艺称作“后栅极”工艺，其中，“后”制造最后的金属栅叠层允许减少包括高温工艺的后续工艺的数量，必须在形成栅极以后实施该后续工艺。另外，因为晶体管的尺寸减小，所以必须减小栅极氧化物的厚度，从而通过减小的栅长度保持性能。为了减少栅极泄露，还使用允许更大物理厚度的高介电常数(high-k)栅极绝缘层，同时保持与通过用在较大技术节点中的典型栅极氧化物提供的相同的有效厚度。

除了引入后栅极工艺以外，在互补金属氧化物半导体(CMOS)制造中已经引入其他部件和工艺，从而改善了器件性能。制造具有良好性能和高成品率的用于先进技术节点的综合CMOS制造工艺流程有多种挑战。

发明内容

为解决上述问题，本发明提供了一种掺杂围绕位于衬底上的栅极结构的层间介电(ILD)层的方法，用于改善衬底的成品率，方法包括：去除位于栅极结构上方的ILD层的过多的层间电介质，其中，栅极结构包括伪栅电极层，并且其中，去除过多的ILD层使伪栅电极层露出；通过掺杂剂掺杂位于衬底上的表面层，其中，掺杂的表面层包括ILD层的掺杂ILD表面层；以及去除露出的伪栅电极层，其中，掺杂的ILD表面层在去除露出的伪栅电极期间减少了ILD层的损耗。

该方法进一步包括：在掺杂衬底的表面层以后，使衬底退火，其中，退火使掺杂剂进入掺杂的表面层中。

其中，ILD层为通过高密度等离子体化学汽相沉积(HDPCVD)所沉积的P掺杂硅酸盐玻璃(PSG)膜或者未掺杂硅酸盐玻璃(USG)膜。

其中，伪栅电极层由多晶硅制成，并且其中，去除暴露的伪栅电极层包括湿蚀刻工艺，并且其中，湿蚀刻工艺使用稀释的HF和NH₄OH的混合物的化学组成。

其中，在使用湿蚀刻工艺以前，去除暴露的伪栅电极层进一步包括等离子体干蚀刻工艺，并且其中，等离子体干蚀刻工艺使用HBr、Cl₂、以及惰性载气的混合物。

其中，栅极结构进一步包括：位于伪栅电极层下方的伪栅极介电层，其中，伪栅极介电层由SiO₂制成，并且其中，在去除伪栅电极层以后，去除伪栅极介电层，并且其中，通过使用HF和NH₃的混合物的干蚀刻去除伪栅极介电层，从而形成含伪栅极介电层的集合体。

其中，掺杂剂由碳、硼、或者其组合制成。

其中，以在约0.5KeV至约60KeV范围内的能量、从约5E18个原子/cm³至约5E22个原子/cm³范围内的剂量、以及从约-150℃至约25℃范围内的掺杂温度通过离子束工艺掺杂表面层。

其中，通过等离子体掺杂(PLAD)工艺掺杂表面层，并且其中，通过利用含碳气体的等离子体掺杂实施掺杂。

其中，从由CH₄、C_xH_y、或者其组合所构成的组中选择含碳气体，并且其中，x在2至12的范围内，并且y在2至26的范围内。

其中，含碳气体混合有选自由He、Ar、Ne、Kr、Xe、以及H₂所构成的组中的惰性气体。

其中，偏置电压大于或等于约0.5KV，并且其中，掺杂的ILD表面层的掺杂浓度大于或等于约5E15个原子/cm³。

其中，掺杂等离子体为具有在约5％至约95％范围内的占空比的脉冲等离子体。