[发明专利]一键测试自动增益控制环路时间常数的方法

权利要求书

1.一键测试自动增益控制环路时间常数的方法，具有如下技术特征：

（1）针对设计在可编程门阵列芯片（FPGA）中的被测AGC环路，在FPGA中编制接收开始测试命令，改变被测自动增益控制（AGC）环路增益，产生一个判断AGC环路是否处于稳定状态的测试比较器和对被测AGC环路系统钟进行计数的计数器，完成对被测AGC环路时间常数的测试程序，在被测AGC环路模型上构建测试模型；

（2）计算机通过CPCI、PCI、串口、网络与FPGA连接，向FPGA发出开始测试的控制命令，由上述测试比较器判断被测AGC环路输出的峰值功率V_out是否小于或大于设定的门限值V_ref后，输出结束脉和计数值；然后将计数值的结果上报给计算机，计算机根据上报结果和被测AGC环路的系统钟计算出环路稳定时间，并显示结果。

2.如权利要求1所述的一键测试自动增益控制环路时间常数的方法，其特征在于，测试计数器的开始和结束由开始、结束脉冲决定，开始脉冲由FPGA收到测试命令后产生，结束脉冲由在FPGA中的测试比较器输出产生。

3.如权利要求1所述的一键测试自动增益控制环路时间常数的方法，其特征在于，测试比较器根据被测AGC环路的峰值检测电路的峰值输出与被测AGC环路的参考值比较，满足条件则输出结束脉冲。

4.如权利要求1所述的一键测试自动增益控制环路时间常数的方法，其特征在于，所述的测试程序包括：接收开始测试程序、实现被测AGC输入信号阶跃变化的程序、对被测AGC环路的系统钟计数的程序以及判断被测AGC环路处于稳定的程序。

5.如权利要求1所述的一键测试自动增益控制环路时间常数的方法，其特征在于，FPGA收到命令后进行测试，从开始测试到环路稳定对被测AGC环路的系统钟频率f_s进行计数，计数值为N，根据系统钟频率f_s和计数值N得到环路稳定时间及时间常数                                                ，式中T_ST为时间常数，f_s为被测AGC环路的系统钟频率，N为结束测试时计数器的计数值。

6.如权利要求1所述的一键测试自动增益控制环路时间常数的方法，其特征在于，FPGA的被测AGC环路模型中的可变增益放大器增益由可编程门阵列芯片FPGA控制，实现输入信号的峰值检测、比较，产生数字环路增益Gain，数字环路增益通过数模转换器（D/A）变换，生成可变增益放大器所需的控制电压。

7.如权利要求1所述的一键测试自动增益控制环路时间常数的方法，其特征在于，开始测试时，测试模型在被测AGC环路的数字环路增益值上加上或减去一个可任意设置的常数值,输出到数模转换器D/A，D/A将数字增益转换为可变增益放大器的控制电压，测试AGC环路输入信号的阶跃响应。