[发明专利]低导通电阻的横向扩散MOS半导体器件

说明书

技术领域

本发明涉及一种MOS器件，具体涉及一种金属氧化物功率MOS半导体器件。

背景技术

金属氧化物功率MOS半导体器件，随着半导体行业的迅猛发展，以大功率半导体器件为代表的电力电子技术迅速发展，应用领域不断扩大，如交流电机的控制，打印机驱动电路。在现今各种功率器件中，横向扩散MOS半导体器件LDMOS具有工作电压高，工艺相对简单，因此LDMOS具有广阔的发展前景。在LDMOS器件设计中，击穿电压和导通电阻一直都是人们设计此类器件时所关注的主要目标，外延层的厚度、掺杂浓度、漂移区的长度是LDMOS最重要的参数。可以通过增加漂移区的长度以提高击穿电压，但是这会增加芯片面积和导通电阻。耐压和导通电阻对于外延层的浓度和厚度的要求是矛盾的。高的击穿电压要求厚的轻掺杂外延层和长的漂移区，而低的导通电阻则要求薄的重掺杂外延层和短的漂移区，因此必须选择最佳外延参数和漂移区长度，以便在满足一定的源漏击穿电压的前提下，得到最小的导通电阻。RESURF(降低表面电场原理)一直被广泛应用于高压器件的设计中，此原理要求漂移区电荷和衬底电荷达到电荷平衡，以做到漂移区完全耗尽时可以承受较高耐压。

随着器件小型化的发展要求，现有的LDMOS设计占有的版图面积较大，这不利于其与其它功能器件集成进一步减小体积，从而扩展应用范围，因此，如何设计一种能有效降低现有的LDMOS的所占硅片的表面积，并能进一步改善器件的性能，成为技术障碍。

发明内容

本发明提供一种低导通电阻的横向扩散MOS半导体器件，此功率MOS半导体器件减小了器件体积，同时改善了器件的响应时间和频率特性，实现了器件性能参数的长时间稳定性。

为达到上述目的，本发明采用的技术方案是：

一种低导通电阻的横向扩散MOS半导体器件，包括：位于P型的衬底层内的P型阱层和N型轻掺杂层，所述P型阱层与N型轻掺杂层在水平方向相邻从而构成一PN结，一源极区位于所述P型阱层，一漏极区位于所述衬底层内，位于所述源极区和N型轻掺杂层之间区域的P型阱层上方设有栅氧层，此栅氧层上方设有一栅极区；所述源极区与N型轻掺杂层之间且位于P型阱层上部开有至少两个凹槽，此凹槽的刻蚀深度为源极区结深的1/4～1/5之间；

所述N型轻掺杂层由第一N型轻掺杂区、第二N型轻掺杂区和P型轻掺杂区组成；所述第一N型轻掺杂区的掺杂浓度高于所述P型轻掺杂区的掺杂浓度，所述P型轻掺杂区的掺杂浓度高于所述第二N型轻掺杂区的掺杂浓度；

所述第一N型轻掺杂区与第二N型轻掺杂区的掺杂浓度比例范围为：1.2∶1～1.3∶1；

所述第一N型轻掺杂区位于所述第二N型轻掺杂区上方；所述P型轻掺杂区在水平方向上位于所述第一N型轻掺杂区的中央区域且此P型轻掺杂区在垂直方向上位于所述第一N型轻掺杂区中央区域的中下部并与所述第二N型轻掺杂区表面接触。

作为优选，所述凹槽的侧墙区和顶墙区的掺杂浓度相等，且为凹槽的底部区杂浓度的86～94％之间。

作为优选，所述第一N型轻掺杂区与P型轻掺杂区的掺杂浓度比例为：1.08∶1。

作为优选，所述P型阱层和N型轻掺杂层的结深比例为2∶1。

作为优选，所述漏极区位于所述N型轻掺杂层内。

作为优选，所述N型轻掺杂层位于所述漏极区与所述P型阱层之间。

由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果：

1、本发明开有至少两个凹槽，增加了沟道密度加倍，提高了栅宽，提高了轻掺杂层掺杂浓度的设计空间，利于器件整体性能的优化及体积减小，从而降低产业成本。

2、本发明凹槽的侧墙区和顶墙区的掺杂浓度相等，可有效避免侧墙区、顶墙区掺杂离子的扩散，实现了器件性能长时间的参数稳定性；其次，侧墙区和顶墙区的掺杂浓小于凹槽的底部区的掺杂浓度，克服了栅宽的影响，保证了器件的开启时间小，减小了高频时导通电阻和开关损耗。

3、本发明P型轻掺杂区在垂直方向上位于所述第一N型轻掺杂区中央区域的中下部并与所述第二N型轻掺杂区接触，经过仿真测试降低了栅漏电容Cgd，截止频率提高了8％左右，形成两条电流支路，进一步降低了比导通电阻。

4、本发明所述第一N型轻掺杂区、P型轻掺杂区和第二N型轻掺杂区的掺杂浓度依次降低，且P型阱层和N型轻掺杂层的结深比例为2∶1，有利于衬底层的垂直方向耗尽区与水平方向耗尽区相互耦合，从而可以抵消沟道区得凹槽设计而带来的本征电容的增加，从而有利于器件的击穿电压和比导通电阻的参数设计。