[发明专利]垂直晶体管制造方法和垂直晶体管

说明书

技术领域

本发明涉及一种垂直晶体管，包括：包括垂直区域叠层的衬底，所述垂直区域叠层包括通过沟道区与漏极区分离的源极区以及用栅极电介质衬里作为内衬的沟槽，所述沟槽至少部分地延伸通过所述垂直区域叠层，其中所述沟槽包括屏蔽电极和围绕所述屏蔽电极上部分的栅电极。

本发明还涉及一种制造这种垂直晶体管的方法。

背景技术

例如沟道-MOS(金属氧化物半导体)晶体管的垂直晶体管是一种允许进一步增加半导体芯片中器件密度的有前途的器件。为了改善这种垂直晶体管的特性，已经提出了一种结构，其中除了垂直栅电极之外还提供了屏蔽电极，因为已知屏蔽电极的存在可以放宽设计选择，设计选择支配了晶体管的穿通电压(BVdss)和漏极-源极导通电阻之间的折衷。

在US5,126,807中公开了这种垂直晶体管的示例，并且在图1中示出了所述示例，图1提供了垂直MOS晶体管的截面图，所述垂直MOS晶体管包括：n⁺型单晶硅衬底1；漏极区3，由在衬底1上外延生长的n-型杂质半导体构成；沟道区5，由漏极区3中的p型杂质半导体构成；源极区7，由沟道区5上的n⁺型杂质半导体构成；沟槽23，形成为穿过区域5和7；屏蔽电极11，设置在沟道23中以在源极区7上延伸，其中具有插入到沟槽23的壁和屏蔽电极11之间的相对较厚的第一栅极绝缘膜9；以及主栅电极17，形成于近似在屏蔽电极11的上半部分和沟槽23的壁之间的屏蔽电极11上，其中在屏蔽电极11和栅电极17之间插入了电容性绝缘膜13，并且在栅电极17和沟道区5以及源极区7之间插入了相对较薄的第二栅极绝缘膜15。第一栅极绝缘膜9的顶部与漏极区3处于相同的水平面，并且与第一栅电极11的底部向上相距距离X。源极区7与源电极19相连，并且栅电极17与栅极控制电极21相连。当向栅电极17施加正控制电压时，源电极19通过沟道与衬底1电连接。

这种晶体管的另一个重要性能参数是栅极漏极耦合电荷(Q_gd)。这种电荷的存在限制了晶体管的开关速度，因此重要的是在设计垂直晶体管时使Q_gd最小化。为此原因，重要的是将屏蔽电极与栅电极电绝缘。尤其是当将屏蔽电极实现为掺杂多晶硅电极时出现的问题在于：众人皆知高完整性电介质层的生长、以及具体地这种材料上的氧化物层的生长是困难的，因为在(掺杂)多晶硅表面上生长的氧化物层具有比在单晶硅表面上生长的氧化物层更低的击穿电场。

US5,126,807的垂直晶体管具有这样的缺点：与电容性绝缘膜13同时地生长将栅电极17与沟道区5相分离的栅极氧化物15，使得难以优化击穿性质，即单独地对栅极氧化物15和电容绝缘膜13的厚度进行优化，因为在单晶硅表面上生长栅极氧化物15，而在多晶硅表面上生长栅极氧化物15。

此外，为了促进栅电极17的形成，如US5,126,807的图7E所示，从沟槽23的顶部部分去除了栅极氧化物9。这产生了附加的问题：在沟槽23的顶部部分中形成栅极氧化物15时，在栅极氧化物15和栅极氧化物9之间的界面处形成了疵点(weak spot)，这可能会引起垂直晶体管的击穿性质的退化。

发明内容

本发明试图提供一种具有改进的击穿性质的垂直晶体管的制造方法。

本发明还试图提供一种具有改进的击穿性质的垂直晶体管。

根据本发明的一个方面，提出了一种制造垂直晶体管的方法，包括：提供包括垂直区域叠层的衬底，所述垂直区域叠层包括通过沟道区与漏极区分离的源极区；在所述衬底中形成沟槽，所述沟槽至少部分地延伸到所述垂直区域叠层中；将叠层内衬于所述沟槽，所述叠层包括栅极电介质、刻蚀保护层和另一绝缘层；用屏蔽电极材料填充沟槽的其余部分；通过在所述沟槽中将所述另一绝缘层去除到第一深度来暴露出屏蔽电极材料的顶部部分；在暴露出的屏蔽电极材料上形成电极间电介质；在所述沟槽中去除刻蚀保护层至第一深度；以及在电极间电介质和栅极电介质的暴露部分之间的所述沟槽中形成栅电极。

本发明是基于这样的认识：通过刻蚀保护层对诸如栅极氧化物衬里之类的栅极电介质进行保护，可以与栅极电介质无关地形成将屏蔽电极与栅电极电绝缘的电极间电介质，使得可以独立地优化电极间电介质和栅极电介质的性质，例如相应的厚度，使得改进了垂直晶体管的击穿性质。此外，由于不必从沟槽的顶部部分临时地去除栅极电介质以促进电极间电介质和栅电极的形成的事实，可以避免在栅极电介质中形成疵点。