[发明专利]基于阈值逻辑的SET/MOS混合结构乘法器单元

权利要求书

1.一种基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；

所述第一信号源与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；

所述第二信号源与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；

所述第三信号源与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；

   所述第四信号源与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；

   所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。

2.根据权利要求1所述的基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：所述四、五输入阈值逻辑门的阈值逻辑满足逻辑方程：

其中W_i为输入X_i对应的权重，n为输入的个数, θ为阈值。

3.根据权利要求1所述的基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：所述乘法器单元输出的阈值逻辑表达式为：

      ；       

    ；其中a₁, a₂, s_i, c_i表示输入源信号， s_i+1, c_i+1表示输出。

4.根据权利要求1所述的基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：所述的SET/MOS混合电路包括：

一PMOS管，其源极接电源端V_dd；

一NMOS管，其漏极与所述PMOS管的漏极连接；以及

一SET管，其与所述NMOS管的源极连接。

5.根据权利要求4所述的基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：所述PMOS管的参数满足：沟道宽度W_p为22 nm，沟道长度L_p为154 nm，栅极电压V_pg为0.4 V，所述NMOS管的参数满足：沟道宽度W_n为22 nm，沟道长度L_n为154 nm，栅极电压V_ng为0.4 V，所述SET管的参数满足：隧穿结电容C_s, C_d为0.1 aF，隧穿结电阻R_s, R_d为600 KΩ，背栅电压V_ctrl1为0.7 V，背栅电压V_ctrl2为0.725 V，背栅电容C_ctrl为0.1050 aF，耦合电容C₁为0.0175 aF，耦合电容C₂为0.0105 aF。