[其他]应力隔离沟槽半导体器件

说明书

本申请要求于2010年10月29日提交中国专利局、申请号为201010527238.1、发明名称为“应力隔离沟槽半导体器件及其形成方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。 

技术领域

本发明涉及半导体器件及半导体制造领域，特别涉及一种应力隔离沟槽半导体器件。 

背景技术

在互补金属氧化物半导体（complementary metal-oxide semiconductor，CMOS）的制备过程中，经常采用浅沟槽隔离（shallow trench isolation，STI）工艺将相邻的NMOS晶体管和PMOS晶体管隔离。 

如美国专利US7,436,030中所述，随着半导体尺寸的不断缩小，STI已经成为CMOS器件的一种优选的电学隔离方法。这是因为STI应力可以引起沟道区域的应变，从而可以改善半导体器件的整体性能。然而，本领域技术人员已知的是，对于CMOS晶体管，STI应力在改善一种类型的器件，例如NMOS晶体管的性能时，同时会降低另一种类型的器件，例如PMOS晶体管的性能。例如，张应力STI可以通过增加电子的迁移率而改善NMOS晶体管的驱动电流，然而同时也会减小载流子的迁移率，从而减小相邻的PMOS的驱动电流。 

因此，需要一种新的STI工艺以及相应的半导体器件，来解决传统的STI工艺的这些问题，从而在MOS晶体管中充分利用STI提供的应力。 

实用新型内容

本实用新型解决的问题是解决传统应力STI工艺只能提供单一类型的MOS晶体管的驱动电流的问题，同时在MOS晶体管中充分利用STI提供的应力。 

为解决上述问题，本实用新型提供了一种应力隔离沟槽半导体器件，包括： 

硅基底； 

位于所述硅基底中的第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中形成有第一介质层，所述第一介质层为张应力介质层，所述第二沟槽中形成有第二介质层； 

栅堆叠，位于所述第一沟槽和第二沟槽包围的硅基底上，其下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中， 

所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向<110>。可选的，所述第二介质层为低应力介质层。 

可选的，所述低应力介质层的应力不超过180Mpa。 

可选的，所述低应力介质层为低应力的氮化硅层、氧化硅层或二者的叠层结构。 

可选的，所述张应力介质层的张应力为至少1GPa。 

可选的，所述张应力介质层为张应力的氮化硅层、氧化硅层或二者的叠层结构。 

可选的，所述半导体器件为NMOS晶体管和/或PMOS晶体管。 

当{100}硅片上的MOS晶体管沟道方向为<110>方向时，对于MOS晶体管，在沟道宽度方向，张应力既可以增强NMOS晶体管的性能，又可以增强PMOS晶体管的性能。与之相对地，在沟道长度方向，PMOS晶体管和NMOS晶体管的优选应力类型是不同的。换句话说，在沟道长度方向，PMOS晶体管优选压应力，NMOS晶体管优选张应力。 

与现有技术相比，本实用新型的技术方案有如下优点： 

本技术方案的应力隔离沟槽半导体器件中，在平行于MOS晶体管的沟道长度的方向的第一沟槽中填充有张应力介质层，也即在沟道宽度方向上，所述张应力介质层位于MOS晶体管的相对两侧，从而利用隔离沟槽结构在MOS晶体管的沟道宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能。而且本技术方案既可以适用于PMOS晶体管，又可以适用于NMOS晶体管，能够提高整个CMOS工艺电路的性能。 

进一步的，在45nm工艺节点及其以下的半导体制造工艺中，为了简化栅极光刻，所有的栅极的延伸方向都是一致的，即MOS晶体管都具有一致的沟道长度和沟道宽度的方向，因此本技术方案可以广泛应用于45nm工艺节点及其以下的半导体制造工艺中，在各个MOS晶体管的沟道宽度方向都提供张应力，改善器件性能。由此可见，本发明的结构和方法既充分利用应力STI，又可以同时改善PMOS和NMOS晶体管的性能，操作简单，工业可应用性强。 

附图说明

图1是本实用新型应力隔离沟槽半导体器件的形成方法实施例的流程示意图； 

图2和图3是本实用新型应力隔离沟槽半导体器件的形成方法实施例的中间结构的剖面图；