[发明专利]半导体器件的制造方法及半导体器件

说明书

技术领域

本发明涉及一种半导体器件的制造方法及半导体器件。

背景技术

半导体集成电路中，尤其使用MOS(Metal Oxide Semiconductor,金属氧化物半导体)晶体管(transistor)的集成电路，已经走向高集成化的一途。随着此高集成化，其中所使用的MOS晶体管，其微细化已进展至纳米(nano)领域。当此种MOS晶体管的微细化进展时，会有难以抑制泄漏(leak)电流，且因为要求要确保必要的电流量，而极难以缩小电路之占据面积的问题。为了解决此种问题，乃提出一种相对于衬底将源极(source)、栅极(gate)、漏极(drain)配置于垂直方向，且使栅极电极包围柱状半导体层的构造的环绕式栅极晶体管(Surrounding Gate Transistor,SGT)(请参照例如专利文献1、专利文献2、专利文献3)。

依据此技术，借由在栅极电极使用金属(metal)而非多晶硅(polysilicon)，即可抑制空乏化，并且可将栅极电极予以低电阻化。

然而，形成金属栅极的后步骤，恒常需要设为考虑到因为金属栅极所导致的金属污染的制造步骤。

在以往的SGT的制造方法中，氮化膜硬掩模(hard mask)是在形成形成为柱状的硅柱，且形成硅柱下部的扩散层之后堆积栅极材料，之后再将栅极材料平坦化进行回蚀(etch back)，而在硅柱与氮化膜硬掩模的侧壁形成绝缘膜边壁(side wall)。之后，形成供栅极配线用的阻剂图案(resist pattern)，且于将栅极材料蚀刻之后，将氮化膜硬掩模去除，而在硅柱上部形成扩散层(请参照例如专利文献4)。

在此种方法中，由于是在形成硅柱下部的扩散层之后形成栅极电极，且在硅柱上部形成扩散层，所以硼的扩散速度快，而砷的扩散速度慢，因此在构成为CMOS(Complementary Metal Oxide Semiconductor，互补式金属氧化物半导体)SGT时，会难以对NMOS(Negative channel Metal Oxide Semiconductor，N信道金属氧化物半导体)、PMOS(Positive channel Metal Oxide Semiconductor，P信道金属氧化物半导体)各者进行最佳的热处理。

因此，就要个别形成硅柱下部、上部，且将氮化膜硬掩模去除，故步骤数会增加。

此外，在以往的SGT的制造方法中，是在形成硅柱之后，于硅柱上部、下部形成扩散层，且堆积栅极材料。之后，在将栅极材料平坦化，进行回蚀，且于硅柱的侧壁形成绝缘膜边壁之后，将栅极材料进行蚀刻，且形成浮动栅极(floating gate)之后，将绝缘膜边壁去除(请参照例如专利文献5)。

在此种方法中，由于在将栅极材料进行蚀刻，且形成浮动栅极时，在硅柱上部仅存在栅极绝缘膜，因此在蚀刻中会有栅极绝缘膜被蚀刻，硅柱被蚀刻的可能。

此外，由于是在形成浮动栅极之后，将绝缘膜边壁去除，因此步骤数会增加。

（先前技术文献）

（专利文献）

(专利文献1)：日本特开平2-71556号公报

(专利文献2)：日本特开平2-188966号公报

(专利文献3)：日本特开平3-145761号公报

(专利文献4)：日本特开2009-182317号公报

(专利文献5)：日本特开2006-310651号公报

发明内容

（发明所欲解决的问题）

因此，本发明的目的在提供一种步骤数少，且在栅极的蚀刻中使硅柱上部受到保护的半导体器件(SGT)的制造方法、及半导体器件(SGT的构造)。

（解决问题的手段）