[发明专利]具有精确间距的电互连的半导体管芯

说明书

相关申请的交叉引用

本申请要求K.L Barrie等于2010年10月14日提交的、发明名称为“Semiconductor die having fine pitch electrical interconnects”的、美国临时专利申请No.61/393,311的优先权，以及本申请要求K.L Barrie等于2011年9月23日提交的、发明名称为“Semiconductor die having fine pitch electrical interconnects”的、美国临时专利申请No.13/243,877的优先权。

本申请与S.J.S.McElrea等于2008年5月20日提交的、发明名称为“Electrically interconnected stacked die assemblies”的、美国专利申请No.12/124,077，以及T.Caskey等于2009年3月12日提交的、发明名称为“″Electrical interconnect formed by pulse dispense”的、美国专利申请No.12/124,097相关。上文或下文的每个申请通过引用并入本文。

背景技术

本发明涉及集成电路芯片的电互连，以及特别地涉及包括一个或多个集成电路芯片的组件的互连。

典型的半导体管芯具有其中形成有集成电路的正面(“有源面”)、背面和侧壁。侧壁在正面边缘与正面相接，在背面边缘与背面相接。在半导体管芯的正面典型地设置有互连焊盘(管芯焊盘)用于管芯上的电路与采用该管芯的器件中的其他电路的电互连。设置的一些管芯具有沿着一个或多个管芯边沿的正面上的管芯焊盘，这些管芯可被称为外围焊盘管芯。设置的其他管芯具有在接近管芯的中心处的正面上布置为一行或两行的管芯焊盘，这些管芯可被称为中心焊盘管芯。管芯可被“重新布线”以在或接近一个或多个管芯的边沿设置互连焊盘的适当布置。互连焊盘被布置的管芯边沿可以被称为“互连边沿”；相邻的正面上的管芯边沿可以被称为“互连边缘”；与互连管芯边沿相邻的管芯的侧壁可以被称为“互连侧壁”。

半导体管芯可以与其他电路电连接，例如在印刷电路板中，通过任何方式与封装衬底或引线框或另一管芯电连接。连接可以例如通过引线键合或者倒装芯片互连或者接头互连进行。

通过引用并入本文的T.Caskey等于2009年3月12日提交的、发明名称为“Electrical interconnect formed by pulse dispense”的、美国专利申请No.12/124,097描述了通过在待连接的特征(feature)上沉积可固化的导电材料以及固化该材料以形成导电迹线的管芯的电互连。合适的可固化材料包括例如导电聚合物或导电油墨。

在形成互连表面之前形成在管芯表面上的介质涂层用于隔离否则可能被导电迹线接触但是电接触是不期望的的特征，例如管芯焊盘被定位的管芯边沿以及相邻的管芯边缘和侧壁；以及迹线可以穿过其上但是不意欲与其他特征电连接的管芯焊盘。介质涂层可以为各种材料的任何一种，且可以使用适合于特定的材料的各种技术的任何一种。合适的材料包括有机聚合物，特别合适的材料包括通过气相前驱体分子原位聚合形成的聚对二甲苯。在涂布过程中，所有暴露于该材料的表面(包括将制作电连接的区域)均被涂层覆盖。因此，在选中区域上例如通过选择性激光烧蚀形成开口，在选中区域与导电迹线的接触是期望的。

为了在最小化封装尺寸(封装面积，封装厚度)的同时提高集成电路芯片封装中的有源半导体电路的密度，已经提出了很多方法。在制作具有较小面积的高密度封装的一个方法中，将相同或不同功能的两个或多个半导体管芯相互堆叠且安装在封装衬底上。

通过引用并入本文的S.J.S McElrea等于2008年5月20日提交的、发明名称为“Electrically interconnected stacked die assemblies”的、美国专利申请No.12/124,077描述了具有各种堆叠配置的堆叠的管芯组件，其中，使用互连材料(例如包括例如导电聚合物或导电油墨的材料)制作电互连。在一些配置中，例如(尤其是)，每个管芯具有位于沿互连边缘的边沿的互连焊盘，以及将堆叠中的随后的管芯布置为使得它们各自的互连边缘朝向堆叠的相同面，并且将互连管芯边缘偏置以使该配置为阶梯管芯堆叠，互连制作在台阶上。

随着焊盘间距的减小，相邻迹线接近在一起，取决于特定的互连材料和特定的下层介质涂层，互连材料可能横向“渗出”以使相邻迹线的边缘相接或重叠，导致相邻迹线间的电泄露。这种电泄露是不可接受的。