[发明专利]在芯片上系统中结合独立逻辑块

权利要求书

1. 一种设备，包括：

上游逻辑，具有第一链路接口以实现与知识产权(IP)逻辑的通信，所述知识产权(IP)逻辑与所述上游逻辑一起适配在单个半导体芯片上，所述IP逻辑包括经由芯片上互连耦合到所述第一链路接口的第二链路接口，其中所述IP逻辑是相对所述上游逻辑的下游组件并且相对其中结合有所述IP逻辑的单独装置未经修改。

2. 如权利要求1所述的设备，其中，所述第一链路接口从链路接口的规范设计经过修改，供结合到链路-物理接口模型中。

3. 如权利要求2所述的设备，其中，所述第一链路接口包括第一逻辑部分以执行Peripheral Component Interconnect Express?架构(PIPE)规范的物理接口的功能性的至少一部分。

4. 如权利要求2所述的设备，其中，所述第一链路接口输出单个信号以便模拟物理接口的接收器状态功能性，其中所述单个信号耦合到所述第二链路接口的多个接收器状态端口。

5. 如权利要求2所述的设备，还包括反转器以反转从所述第二链路接口所接收的传送电空闲信号，其中所反转的传送电空闲信号耦合到所述第一链路接口的接收器有效状态信号输入，以便实现物理接口功能性。

6. 如权利要求1所述的设备，还包括复用器，所述复用器耦合到所述上游逻辑，以便接收来自所述上游逻辑的输出，并且向IP逻辑或者向耦合到所述复用器的物理接口提供所述输出。

7. 如权利要求6所述的设备，其中，所述物理接口耦合到芯片外链路。

8. 如权利要求1所述的设备，还包括向所述第一链路接口和所述第二链路接口提供公共时钟信号的时钟，所述时钟与所述设备的物理接口不关联。

9. 如权利要求1所述的设备，其中，所述第一链路接口向所述第二链路接口提供物理状态信号，以便指示响应所述IP逻辑的低功率状态进入而向电空闲状态的虚拟转变。

10. 如权利要求2所述的设备，还包括多个第一链路接口和多个第二链路接口，其中所述IP逻辑耦合到具有多个通道的芯片外互连。

11. 如权利要求2所述的设备，其中，来自所述第一链路接口的传送数据交叉耦合到所述第二链路接口的接收端口，来自所述第二链路接口的传送数据交叉耦合到所述第一链路接口的接收端口，来自所述第一链路接口的传送控制数据交叉耦合到所述第二链路接口的控制接收端口，以及来自所述第二链路接口的传送控制数据交叉耦合到所述第一链路接口的控制接收端口。

12. 一种芯片上系统(SoC)，包括：

第一逻辑，具有从Peripheral Component Interconnect Express?架构(PIPE)规范的物理接口的链路接口所修改的第一链路接口，以便模拟所述PIPE规范的物理(PHY)接口的一部分的功能性；

第二逻辑，经由芯片上互连耦合到所述第一逻辑，所述第二逻辑具有第二链路接口以便与所述第一链路接口进行通信，其中所述第二逻辑相对其中结合有所述第二逻辑的单独装置未经修改；

PHY接口，实现与通过芯片外互连耦合到所述SoC的组件的通信；以及

复用器，耦合在所述第一逻辑、所述第二逻辑和所述PHY接口之间，其中所述复用器控制成提供从所述第一链路接口到所述PHY接口和所述第二链路接口中的所选接口的通信。

13. 如权利要求12所述的SoC，其中，所述第一链路接口还按照所述PIPE规范来处理从所述PHY接口所传递的信号。

14. 如权利要求12所述的SoC，还包括多个第一链路接口和多个第二链路接口，以便实现从所述第二逻辑到经由具有多个通道的第二芯片外互连与所述SoC耦合的另一组件的通信。

15. 如权利要求12所述的SoC，其中，所述第二逻辑的所述第二链路接口还经由第二芯片上互连耦合到所述PHY接口。

16. 如权利要求12所述的SoC，其中，所述第一链路接口响应接收到从所述第二链路接口所接收的电空闲信号而模拟PHY接口功能性。