[发明专利]具有均匀图案的磁性随机存取存储器(MRAM)布局

说明书

技术领域

本发明大体上涉及磁性随机存取存储器(MRAM)。更具体地说，本发明涉及用于制造MRAM装置的方法和设备。

背景技术

不像常规随机存取存储器(RAM)芯片技术，在磁性RAM(MRAM)中，数据不是作为电荷而存储，而是改为通过存储元件的磁极化存储。存储元件由被穿隧层分离的两个铁磁层形成。这两个层中的一者具有设置为特定极性的至少一个钉扎磁极化(或固定层)。更改另一磁层(或自由层)的磁极性以表示“1”(例如，反平行于固定层)或“0”(例如，平行于固定层)。具有固定层、穿隧层和自由层的一个此类装置为磁隧道结(MTJ)。MTJ的电阻取决于自由层的磁极性与固定层的磁极性的比较。例如MRAM等存储器装置是从个别可寻址的MTJ的阵列构造而成。

图1为说明常规磁性随机存取存储器(MRAM)的一部分的电路示意图。MRAM100被划分为数个位胞元110、140、160。在位胞元160的读出期间，将位胞元160的电阻与参考平行位胞元110和参考反平行位胞元140的电阻进行比较。通过施加源电压和确定流过位胞元110、140、160的电流的量来测量位胞元110、140、160的电阻。举例来说，在位胞元110中，通过读取选择晶体管122、124和字线选择晶体管126将电压源120施加到磁隧道结(MTJ)112。MTJ112包含固定层114、穿隧层116和自由层118。当自由层118和固定层114具有大体上平行对准的磁化时，MTJ112和因此位胞元110的电阻为低的。当自由层118和固定层114具有大体上反平行对准的磁化时，MTJ112和因此位胞元110的电阻为高的。

磁性随机存取存储器的位胞元可布置在包含存储元件(例如，在MRAM的情况下为MTJ)的图案的一个或一个以上阵列中。为了实现高收率存储器阵列，严格控制存储元件的大小为至关重要的。用于实施大型存储器阵列的先前设计技术已受到蚀刻工艺中固有的大负载效应妨碍。举例来说，就存储元件的蚀刻速率来说，在阵列的边缘可大于在阵列的中心，这是因为图案密度在边缘较小。因此，在单元阵列块的边缘处的MTJ的大小可大体上与阵列块的中心附近的MTJ的大小不同。这可引起减少的产品收率。

图案化大型存储器阵列(例如，MRAM阵列)中的大量大小均匀的存储胞元可在相对大面积内提供均匀图案密度且可提高产品收率。可通过提供大小均匀的存储胞元的大型阵列使得大量存储胞元在蚀刻之后驻留在均匀图案密度的区域内来减小大负载效应。然而，各种设计约束和挑战已妨碍具有均匀图案密度的大型MRAM阵列的发展。

先前提议的用于提供大型MRAM阵列的方法未曾提供信号分配线或电路在存储器阵列内的放置。实际设计中需要例如字线(WL)带等信号分配线，例如以向数个位胞元子阵列内的位胞元提供低电阻信号路径。可使用简单的信号增强电路来代替金属带。另外，衬底结扣(substrate tie)可周期性地放置在存储器阵列内部以提供位胞元中的存取晶体管的整体连接。大体上根据适用设计规则来最小化WL带和衬底结扣的宽度以节省区域。

参看图2描述一种提供信号分配线在大型存储器阵列中的放置的方法。将大型存储器阵列202划分为数个子阵列204，其中每一者包含(例如)64×64个位胞元的图案。为了补偿每一子阵列的边缘处的大负载效应，可在每一子阵列204的周边周围放置数个虚位胞元。这些虚位胞元可包含非功能性存储胞元，例如未连接到存储器控制电路的浮动MTJ。然而，字线带和衬底结扣可占据不包含MTJ的区域。

在图2中，信号分配线或电路引起影响阵列的整体图案密度的图案不连续性。因为大型阵列包含大量相对小的子阵列，所以此方法会产生大量图案不连续性以适应例如衬底结扣或WL带等信号分配线的放置。尽管增加虚胞元的数目可缓和此问题，但此做法在经济上不实际，因为子阵列中的虚胞元的多个线将显著地增加总芯片大小。因此，在实际存储器阵列中，可放置最小数目个虚存储胞元，且其大小可相对大于子阵列204内的有效存储胞元的大小以补偿子阵列的边缘处的较强负载效应。然而，此做法经常导致图案均匀性的显著降级。

已提议建构到处具有均匀图案密度的大型存储器阵列以减小大负载效应且提供产品收率。这些提议不能解决各种设计约束且未曾提供用于放置(例如)WL带或衬底结扣的方法。

发明内容