[发明专利]用于高数字锁相环路的非线性且并行的数字控制

说明书

优先权信息

本发明要求2011年8月26日提交的序列号为No.13/219065的美国实用新型申请的优先权，所述美国实用新型申请根据35U.S.C.§119(e)要求2010年8月30日提交的序列号为No.61/378089的美国临时专利申请的优先权，上述两申请均通过参考整体地并入本文中。

背景技术

锁相环路是用来产生诸如时钟信号之类的输出信号的通用的半导体电路，所述输出信号的相位与诸如参考时钟之类的输入信号的相位相关。锁相环路典型地由几个块组成，所述几个块包括：相位/频率检测器10、环路滤波器20、振荡器30以及分频器40。

振荡器的频率是可调的，并且典型地由输入电压或电流控制。用在锁相环路中的频率可调振荡器的最普通的类型是频率由输入电压控制的类型，并且称作电压控制振荡器。

相位/频率检测器10比较参考时钟和本地时钟的相位，如图1所示，所述本地时钟典型地是分频器40的输出。

常规地，已经主要用“模拟”电路结构实施了相位/频率检测器10、充电泵和环路滤波器20。这些锁相环路被称作‘模拟锁相环路’。

近来，借助于不断发展的半导体技术和工艺扩缩性，已经涌现出利用广泛的数字信号处理的交替的锁相环路结构。这些‘数字锁相环路’结构功能相同，但一些子块的实施方式不同。

图3示出了基本的现有技术的数字锁相环路结构，其中模拟相位/频率检测器用数字相位/频率检测器120代替，并且充电泵和模拟环路滤波器用数字环路滤波器130和数模转换器160代替。

数字部件设计为反映（mirror）它们的模拟对应物的功能，并且锁相环路的锁定动态是类似的。

在现有技术中，核心数字环路滤波器是用模仿模拟环路滤波器的成比例的积分路径来实施的，所述成比例的积分路径在Z域中可以用以下的传递函数来表示：

Y(z)=[α+β11-z-1]X(z)]]>

其中α代表成比例的项，β代表积分项，X(z)代表相位/频率检测器的输出，并且Y(z)代表环路滤波器的输出。

这样的数字环路滤波器可以以离散的时间建模为：

y[n]=y[n-1]+αx[n]-αx[n-1]+βx[n]

在现有技术中，存在分离的、非线性的控制环路，所述控制环路用于粗略的（coarse）频率锁定，确定锁相环路设计参数，或者实时地调节α或β的值；然而，核心环路滤波器不包括响应于相位/频率检测器的转变而非线性地改变环路滤波器的输出的算法。

图4示出了现有技术的带有粗略/精细（fine）分段的数模转换器的数字锁相环路结构。在数字锁相环路中的挑战是实现：实现非常精确的频率步骤所要求的高的数模转换器分辨率。

常规的设备已经通过将高分辨率数模转换器划分为多个分辨率降低的数模转换器分段而实现了高的数模转换器分辨率。

当存在两个数模转换器分段时，这些数模转换器分段可以被称作粗略数模转换器161（数模转换器A）和精细数模转换器162（数模转换器B）。

常规地，在普通的锁相环路操作期间，粗略数模转换器首先收敛，然后，精细数模转换器被更新（update）。该操作方法在本文档中被称作顺序操作。

一旦粗略数模转换器已经收敛，它不再更新，除非精细数模转换器饱和或接近饱和，在此时，粗略数模转换器被更新以防止精细数模转换器饱和。当粗略数模转换器被更新时，在粗略数模转换器与精细数模转换器之间的任意失配都可能导致频率错误，并且使锁相环路的性能退化。

数字和模拟锁相环路两者面对的另外的挑战是锁相环路的稳定时间与环路滤波器带宽之间的根本的权衡。

通常期望的是在锁定锁相环路的同时具有低的环路滤波器的带宽以降低相位噪声，但这是以退化的稳定时间（settling time）为代价的。