[发明专利]用于模糊步幅预取的方法和装置

说明书

背景技术

在现代的处理器中，从存储器预取允许将将来可能需要的数据和指令加载到高速缓存中。用这种方法可能能够避免与随后传输（如果没有预取，如果发生高速缓存缺失）相关的额外开销。但是，预取不需要的高速缓存行将会浪费存储器带宽和污染高速缓存。

附图说明

图1是根据本发明的一个实施例的用于模糊步幅预取的示例性装置的框图。

图2是根据本发明的实施例的示例性模糊步幅预取引擎的框图。

图3是根据本发明的实施例的用于检测和响应模糊步幅的流程图。

图4是根据本发明的实施例的用于预测步幅的流程图。

图5是根据本发明的实施例的系统的框图。

具体实施方式

在以下的描述中，出于解释的目的，陈述了多个具体细节来提供对本发明的透彻理解。但是，对本领域的技术人员来说显而易见的是没有这些具体细节也能实施本发明的实施例。在其他的实例中，为了避免模糊本发明，以框图的形式示出了结构和设备。

贯穿该说明书的对“一个实施例”或“实施例”的引用是指结合实施例描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，贯穿该说明书在各个位置处出现的短语“在一个实施例中”或“在实施例中”不必全指同一实施例。此外，可以以任意适当的方式在一个或多个实施例中结合特定特征、结构或特性。

现在参考图1，示出了根据本发明的一个实施例的用于模糊步幅预取的示例性装置的框图。如图1所示，装置100可以包括处理器102和存储器104，存储器例如为动态随机存取存储器（DRAM）。处理器102可以包括内核106-110、高速缓存112和模糊步幅预取引擎116。内核106-110能够彼此独立地执行指令，并且可以包括任意类型的架构。虽然图示出处理器102包括三个内核，但是处理器102可以具有任意数量的内核，并且可以包括其他未示出的部件或控制器。在一个实施例中，处理器102是片上系统（SOC）。

高速缓存112可以包括任意数量的独立高速缓存，并且可以包含任意数量的条目。虽然高速缓存112意图作为低延迟级别的一种高速缓存，但是可以用任意层次级别的任意存储器技术来实现高速缓存112。在一个实施例中，高速缓存112存储多个高速缓存行（例如行114），来从存储器104的区域（例如区域118）进行取出或预取。但是，可以通过在各个其他级别的高速缓存或存储器之间进行预取来实现本发明。

模糊步幅预取引擎116可以实现例如参考图3和图4所述的用于模糊步幅预取的方法，并且可以具有参考图2所述的架构。模糊步幅预取引擎116可以与处理器102分离并且可以用硬件、软件或硬件和软件的结合来实现。

如在本文中所使用的，步幅124指的是存储器地址之间的距离。在一些实施例中，步幅124指的是由处理器102请求的连续存储器读取的地址之间的当前步幅或距离。在其他的实施例中，步幅124指的是对于接下来将请求的存储器地址并且可能有利于预取的预测步幅或猜测，这在下文中将更详细地描述。

现在参考图2，示出了根据本发明的实施例的示例性模糊步幅预取引擎的框图。如图2所示，模糊步幅预取引擎116可以包括预取服务202、范围204、计数206、阈值208和预测步幅210。预测服务202可以包括检测服务212、预测服务214、预取服务216和控制服务218，这些服务可以分别地检测何时存储器中的数据访问步幅落入范围之内、计算预测的下一步幅、使用预测的下一步幅选择性地预取一个或多个高速缓存行，以及由外部模块提供自适应控制。

检测服务212可以检测何时存储器中的数据访问步幅（例如存储器104中的步幅124）落入范围204之内。如在本文中使用的，模糊步幅指的是主要落入窄范围204（例如，范围204可以是128字节至192字节，即距离先前数据访问两个或三个高速缓存行）之内的非常量地址步幅124的流（例如，通过处理器102的存储器读取流）。虽然一些应用可能具有从模糊步幅预取获益的数据访问模式，但是其他的应用可能没有，并且本发明可以结合其他的预取技术来实施。在一个实施例中，检测服务212使用基于信用的系统来跟踪一系列的地址步幅124是否落入范围204之内。在一个实施例中，当数据访问步幅124落入范围204之内时，检测服务212增加计数206，而当数据访问步幅124落到范围204之外时，检测服务212减少计数206。