[发明专利]分频电路、以及具备该分频电路的PLL电路和半导体集成电路

说明书

技术领域

本发明涉及一种对输入周期信号进行分频的电路。

背景技术

在以基准振荡信号来生成稳定期望频率信号的PLL（Phase Locked Loop：锁相环）电路中，有一种称为脉冲吞没（pulse swallow）方式的技术，该技术用以实现高速响应以及增大分频比可变范围。脉冲吞没方式中，通过吞没计数器来控制双模分频器（dual modulus prescal er）的分频比，并由此生成较大的分频比。双模分频器中具备的可变分频器，采用了1/（N+1）以及1/N这2种分频比。一般而言，在以基准频率的整数倍来控制振荡器的Integer-N型PLL电路中，可变分频器的上述2种分频比是固定的，且系统中事先定好了将会获得基准频率的多少倍频率。

图3表示专利文献1中的采用此类脉冲吞没计数器电路的PLL电路的结构。

图3的PLL电路具备了电压控制振荡器101、分频器102、分频器103、比较器104、相位检测器105、基准频率信号源R、以及基准分频器106。分频器102是可变分频器，其持有分频比1/（N+1）以及分频比1/N。分频器103是按每一时钟信号来进行减算基本动作的减算型分频器，或是按每一时钟信号来进行加算基本动作的加算型分频器，其具有作为第1输出端的分频信号输出端。另外，分频器103还依照从外部设定的值n来对0～n的这n+1个（n＝1、2、3、……）输入脉冲进行计数，且具有第2输出端，该第2输出端用以输出与上述计得的值相对应的加减运算中途结果。比较器104将分频器103的第2输出端的输出值、与从外部设定的值A（n>A，A＝0、1、2、……）进行比较，然后根据数值比较结果的逻辑值，来生成在选择分频器102的分频比时所要用的逻辑控制信号，并将该逻辑控制信号输出给分频器102。为了防止设定值刚变更后所发生的延迟，分频器102、分频器103、以及相位比较器105均被输入复位信号，以强制令它们进行初始化动作。

电压控制振荡器101的输出信号被输入给分频器102。分频器102按照经初始化动作而定的分频比1/（N+1）来进行分频动作，而分频器103对分频器102的输出脉冲进行计数。分频器103当计数完n+1时，便进行复位，由此从初始值起重新进行计数。比较器104将从分频器103的第2输出端输出的计数值与值A进行比较，若该计数值与值A相一致，则输出用以将分频器102的分频比切换成1/N的信号。

因此，分频器103在对n+1个脉冲进行计数的期间中，会从分频器102收到并计数以下的输出脉冲：在分频比从1/（N+1）变为1/N后所分频出的输出脉冲。

分频器103每当计数完n+1个时，便从第1输出端向相位检测器105输出表达一个周期已结束的信号。因此，电压控制振荡器101的输出信号是按下式所示的分频比来被分频的：（N+1）×（A+1）+N×（n－A）＝n·N+A+1。相位检测器105将该分频输入信号与基准频率信号源R输出的基准频率信号进行比较，然后将与比较而得的相位差相对应的控制信号，输出给电压控制振荡器101。通过这样的闭环控制，电压控制振荡器101的振荡频率得以稳定化。

[现有技术文献]

专利文献1：日本国专利申请公开公报“特开平7-111452号公报”；1995年4月25日公开。

发明内容

[本发明所要解决的问题]

在专利文献1的PLL电路中，分频器102、分频器103、以及比较器104可视为构成了脉冲吞没计数器电路。并且，若将n及A设定成可变方式，那么该脉冲吞没计数器电路便可作为频率合成器来工作。

在此例如设n＝1，则A＝0，于是如图4的（a）所示，分频器103对2个脉冲进行计数的期间分为：1个与1/（N+1）的分频期间相对应的计数期间、以及1个与1/N的分频期间相对应的计数期间。此时，整个脉冲吞没计数器电路的分频比X为：（N+1）×1+N×1＝2N+1。因此分频器103输出的分频信号是以分频器103的2个计数期间为1个周期的信号。

另外，例如设n＝3，则能将A设定成0、1、2这3个值。因此分频器103输出的分频信号便是以分频器103的4个计数期间为1个周期的信号。以下，说明一下当n＝3时，A值所带来的动作差异。

若n＝3、A＝0，则如图4的（b）所示，分频器103对4个脉冲进行计数的期间分为：1个与1/（N+1）的分频期间相对应的计数期间、以及3个与1/N的分频期间相对应的计数期间。此时，整个脉冲吞没计数器电路的分频比X为：（N+1）×1+N×3＝4N+1。